RU2040118C1 - Device for check of correction capability of receivers of discrete signals - Google Patents

Abstract

FIELD: electric communication. SUBSTANCE: device for check of correction capability of receivers of discrete signals has master generator 1, controlled divider 2, former 3 of control signals, common wire 4, transceiver 5, address decoder 6, commutator 7 and code converter 8. Device makes it possible to reduce number of units due to insertion of code converter. Diagram shows controlled objects 9. EFFECT: reduced number of units, increased reliability of device. 4 dwg

Description

Изобретение относится к электросвязи и может использоваться для проверки исправляющей способности приемников дискретных сигналов. The invention relates to telecommunications and can be used to verify the corrective ability of discrete signal receivers.

Известно устройство для формирования испытательного текста, которое содержит задающий генератор, блок добавления и вычитания импульсов, делитель, два триггера, стартстопный и текстовой распределители, два блока памяти, два элемента И, два элемента ИЛИ, реле и блок внесения искажений. Недостатком этого устройства является сложность и ограниченные функциональные возможности. A device for generating test text is known, which contains a master oscillator, a pulse adding and subtracting unit, a divider, two triggers, a start-stop and text allocators, two memory blocks, two AND elements, two OR elements, a relay and a distortion block. The disadvantage of this device is the complexity and limited functionality.

Известно устройство для контроля исправляющей способности приемников дискретных сигналов, содержащее задающий генератор, делитель частоты, блок формирования управляющего сигнала, блок искажений, формирователь испытательных сигналов, формирователь сигналов дроблений, блок ввода дроблений, коммутатор, общую шину, приемопередатчик, дешифратор адресов, регистр управления, формирователь управляющего сигнала, регистр состояния, блок формирования синхросигналов, блок состояния. A device for controlling the correcting ability of discrete signal receivers containing a master oscillator, a frequency divider, a control signal generating unit, a distortion unit, test signal generator, a fragmentation signal generator, a fragmentation input unit, a switch, a common bus, a transceiver, an address decoder, a control register, control signal driver, status register, clock generation unit, status unit.

Это устройство имеет значительное количество аппаратных средств и ограниченные функциональные возможности по созданию различных видов и комбинаций искажений, достаточно трудоемкую установку конкретных значений искажений сигналов информации. This device has a significant amount of hardware and limited functionality to create various types and combinations of distortion, a rather time-consuming installation of specific distortion values of information signals.

Цель изобретения упрощение устройства за счет сокращения аппаратных средств и расширение функциональных возможностей, а именно создание различных видов и комбинаций искажений. The purpose of the invention is to simplify the device by reducing hardware and expanding functionality, namely the creation of various types and combinations of distortion.

Для этого в устройство введен блок преобразования кода, первый вход которого соединен с выходом управляемого делителя, а выход соединен с вторым входом коммутатора, параллельный вход которого соединен с параллельными входами-выходами блока преобразования кода и параллельным входом управляемого делителя частоты, причем второй, третий, четвертый и пятый выходы дешифратора адресов соответственно соединены с третьим входом коммутатора, вторым и третьим входами блока преобразования кода и вторым входом управляемого делителя частоты. To do this, a code conversion unit is introduced into the device, the first input of which is connected to the output of the controlled divider, and the output is connected to the second input of the switch, the parallel input of which is connected to the parallel inputs and outputs of the code conversion unit and the parallel input of the controlled frequency divider, the second, third, the fourth and fifth outputs of the address decoder are respectively connected to the third input of the switch, the second and third inputs of the code conversion unit and the second input of the controlled frequency divider.

Предложенное устройство обеспечивает значительное сокращение аппаратных средств за счет исключения формирователя испытательного сигнала, формирователя сигналов дроблений, блока ввода дроблений, регистров состояния и управления, блока формирования управляющего сигнала, блока искажений, блока формирования синхросигналов, блока состояния и введения в устройство блока преобразования кода. The proposed device provides a significant reduction in hardware due to the exclusion of the test signal shaper, the crusher signal shaper, the crushing input unit, the state and control registers, the control signal generating unit, the distortion unit, the clock generating unit, the status unit and introducing a code conversion unit into the device.

В основе работы устройства лежит способ, заключающийся в следующем:
1. Набор и запись каждой элементарной посылки исходного испытательного текста производится в q разрядов памяти, причем в разряды, соответствующие искаженным частям сигнала, записывают двоичные символы, значения которых противоположны значениям исходной элементарной посылки.The basis of the device is a method consisting in the following:
1. The set and record of each elementary parcel of the initial test text is made in q bits of memory, and in the bits corresponding to the distorted parts of the signal, binary characters are written whose values are opposite to the values of the initial elementary parcel.

Вторые параллельные входы-выходы приемопередатчика 5 соединены с параллельными входами-выходами дешифратора адресов 6, делителя 2, блока 8 преобразования кода 8 и коммутатора 7. The second parallel inputs / outputs of the transceiver 5 are connected to the parallel inputs / outputs of the address decoder 6, divider 2, code conversion unit 8, and switch 8.

Первый, второй и третий входы дешифратора адресов 6 соединены соответственно с первым, вторым и третьим выходами приемопередатчика 5, вход которого соединен с первым выходом дешифратора 6, второй третий, четвертый и пятый выходы которого соединены соответственно с вторым входом делителя 2, с вторым и третьим входами преобразователя кода 8, с третьим входом коммутатора 7, выходы которого являются выходами устройства. The first, second and third inputs of the address decoder 6 are connected respectively to the first, second and third outputs of the transceiver 5, the input of which is connected to the first output of the decoder 6, the second third, fourth and fifth outputs of which are connected respectively to the second input of the divider 2, with the second and third the inputs of the code converter 8, with the third input of the switch 7, the outputs of which are the outputs of the device.

Преобразователь кода (см. фиг.2) содержит регистр сдвига 8.1, дешифратор нуля 8.2, входной регистр 8.3, блок импульсов управления 8.4, коммутатор 8.5, элемент И 8.6, RS-триггер 8.7. The code converter (see Fig. 2) contains a shift register 8.1, a zero decoder 8.2, an input register 8.3, a control pulse block 8.4, a switch 8.5, an AND 8.6 element, an RS-trigger 8.7.

Блок импульсов управления 8.4 содержит D-триггер 8.4.1, схему ИЛИ 8.4.2, первый и второй дифференцирующие элементы 8.4.3, 8.4.4 и инвертор 8.4.5. The block of control pulses 8.4 contains a D-trigger 8.4.1, OR OR 8.4.2, the first and second differentiating elements 8.4.3, 8.4.4 and the inverter 8.4.5.

Принцип работы устройства заключается в следующем. The principle of operation of the device is as follows.

Каждая элементарная посылка исходного испытательного текста (причем исходный испытательный текст для каждого приемника находится в определенной области памяти формирователя 3 управляющего сигнала) преобразуется (в соответствии с программой блока 3) в q разрядов памяти, соответствующих количеству разрядов блока 8 преобразователя кода, при этом в соответствии с программой в разряды, которые должны соответствовать искаженным частям сигнала, записывают двоичные символы, противоположные значениям исходной элементарной посылки. При этом q определяет степень точности величины искажений и количество разрядов, используемых в блоке 8 преобразователя кода. Each elementary package of the source test text (and the source test text for each receiver is located in a specific memory area of the driver 3 of the control signal) is converted (in accordance with the program of block 3) into q bits of memory corresponding to the number of bits of the block 8 of the code converter, while in accordance with with the program in bits that must correspond to the distorted parts of the signal, write binary characters opposite to the values of the original elementary premise. In this case, q determines the degree of accuracy of the distortion value and the number of bits used in block 8 of the code converter.

2. Вывод записанной в память последовательности двоичных символов производят синхронно со скоростью в q раз выше заданной скорости исходного испытательного текста. 2. The output of the sequence of binary symbols recorded in the memory is performed synchronously with a speed q times higher than the specified speed of the original test text.

На фиг.1 приведена структурная схема предложенного устройства; на фиг.2 структурная схема преобразователя кода; на фиг.3 алгоритм работы устройства; на фиг.4 диаграмма, поясняющая работу устройства, где а исходный (неискаженный) испытательный текст с заданными частями, подлежащими искажению (искаженные части сигнала отмечены знаком "И"); б разряды регистра, заполненные элементарными двоичными сигналами, записанными в соответствии со способом; в последовательность выводимых двоичных символов; г искаженный сигнал (V скорость выводимой (искаженной) информации). Figure 1 shows the structural diagram of the proposed device; figure 2 is a structural diagram of a code converter; figure 3 algorithm of the device; Fig. 4 is a diagram explaining the operation of the device, where a is the original (undistorted) test text with predetermined parts subject to distortion (distorted parts of the signal are marked with an "AND"); b bits of the register filled with elementary binary signals recorded in accordance with the method; in a sequence of binary characters; g distorted signal (V is the speed of the output (distorted) information).

Устройство (см. фиг.1) содержит задающий генератор 1, управляемый делитель 2, формирователь 3 управляющего сигнала, общую шину 4, приемопередатчик 5, дешифратор адресов 6, коммутатор 7 и блок 8 преобразователя кода 8. На чертеже также показаны контролируемые приемники 9 дискретных сигналов. The device (see Fig. 1) contains a master oscillator 1, a controlled divider 2, a driver 3 of the control signal, a common bus 4, a transceiver 5, an address decoder 6, a switch 7, and a code converter 8 unit 8. The figure also shows the monitored receivers 9 discrete signals.

Выход генератора 1 соединен с последовательно соединенными делителем 2, блоком 8 преобразования кода и коммутатором 7, входы которого являются входами устройства. Другие входы устройства соединены с параллельными входами-выходами формирователя 3 и приемопередатчика 5. The output of the generator 1 is connected to a series-connected divider 2, a code conversion unit 8 and a switch 7, the inputs of which are the inputs of the device. Other inputs of the device are connected to the parallel inputs / outputs of the shaper 3 and the transceiver 5.

При этом вывод записанной в q разрядов блока преобразователя кода последовательности двоичных символов производят синхронно со скоростью в q раз выше заданной скорости исходного испытательного текста. In this case, the output of the sequence of binary symbols recorded in q bits of the code converter block is performed synchronously with a speed q times higher than the specified speed of the original test text.

Следовательно, каждая элементарная посылка исходного испытательного текста (бит информации) записывается в q разрядах блока 8 преобразователя кода, а частота продвижения Т, поступающая с управляемого делителя 2 на блок 8, должна быть в q раз выше требуемой скорости выдачи информации. Therefore, each elementary parcel of the initial test text (information bit) is recorded in q bits of the code converter unit 8, and the advancement frequency T coming from the controlled divider 2 to block 8 should be q times higher than the required information output rate.

В памяти ОЗУ блока 3 для каждого приемника имеется свой исходный испытательный текст (или он должен быть заранее набран введен в память). Для каждого приемника имеется своя программа преобразования каждой элементарной посылки (или может быть принят какой-то иной закон) исходного текста в q разрядов блока 8 с учетом необходимой скорости, которая определяется из соотношения
v

где Т частота, поступающая с делителя частоты в блок 8;
V скорость передачи в бит/c;
q количество разрядов регистра блока 8, которое выбирается исходя из необходимой (степени) точности искажений дискретных сигналов.In the memory of RAM unit 3 for each receiver has its own source test text (or it must be pre-typed entered into memory). Each receiver has its own program for converting each elementary parcel (or some other law can be adopted) of the source text into q bits of block 8, taking into account the necessary speed, which is determined from the relation
v

where T is the frequency coming from the frequency divider to block 8;
V bit rate in bits / s;
q the number of bits of the register of block 8, which is selected based on the necessary (degree) accuracy of distortion of discrete signals.

Одновременно с включением питания с задающего генератора 1 импульсы поступают на вход управляемого делителя 2, где формируются импульсы с частотой, которая требуется для достижения необходимой скорости передачи. Simultaneously with turning on the power from the master oscillator 1, the pulses are fed to the input of the controlled divider 2, where the pulses are formed with the frequency that is required to achieve the necessary transmission speed.

На управляющем входе делителя 2 в это время установлен нулевой код режима устройства, при котором импульсы не поступают на вход блока 8. При подаче на управляющий вход делителя 2 необходимого кода режима устройства импульсы заданной частоты начинают поступать на первый вход блока 8. At the control input of the divider 2 at this time, the device mode code is set to zero, at which pulses do not arrive at the input of unit 8. When the necessary device mode code is supplied to the control input of the divider 2, pulses of a given frequency begin to arrive at the first input of block 8.

Установка необходимого режима устройства обеспечивается блоком 3, в качестве которого может быть использована микроЭВМ ("Электроника-60М или "Электроника-81Б" и т.д.). Код режима устройства выводится из памяти формирователя 2 в виде управляющего слова. The required device mode is set by block 3, which can be used by a microcomputer (Electronics-60M or Electronics-81B, etc.). The device mode code is output from the memory of driver 2 in the form of a control word.

Блоки 2, 7 и 8 имеют свои адреса обращения. При обращении блока 3 к блоку 2 по шине данных, поступающей с блока 3 через шину 4 и блок 5, на параллельном входе блока 2 устанавливается комбинация, обеспечивающая при поступлении сигнала "Вывод Ш" требуемую частоту импульсов с периодом Т, которые поступают на вход блока 8. Blocks 2, 7, and 8 have their own address. When block 3 accesses block 2 via the data bus coming from block 3 via bus 4 and block 5, a combination is established at the parallel input of block 2, which provides the required frequency of pulses with a period T, which are received at the block input, upon receipt of the “Output Ш” signal 8.

При обращении блока 3 и блоку 7 с блока 3 через шину 4 и блок 5 поступают данные и на параллельном входе блока 7 устанавливается комбинация, обеспечивающая выбор требуемого контролируемого приемника. When block 3 and block 7 are accessed from block 3, data is received through the bus 4 and block 5 and a combination is established at the parallel input of block 7, which ensures the selection of the desired monitored receiver.

Дешифратор 6 адресов обеспечивает дешифрацию трех адресов:
первого при обращении к блоку 2,
второго при обращении к блоку 7,
третьего при обращении к блоку 8.The 6 address decoder decrypts three addresses:
first when accessing block 2,
the second when accessing block 7,
third when accessing block 8.

Блок (формирователь) 3 работает в двух режимах: "Вывод", когда с блока 3 направляется информация в блоки 2, 7 и 8, и "Ввод", когда в блок 3 поступает информация (флаг) от блока 8 о возможности подачи части (порции) или всей структуры сигнала контрольной информации. Block (shaper) 3 operates in two modes: “Output”, when information is sent to blocks 2, 7, and 8 from block 3, and “Input”, when information (flag) from block 8 receives information (block) from block 8 about the possibility of supplying a part ( portion) or the entire structure of the control information signal.

РЕЖИМ "ВЫВОД"
В режиме "Вывод" блок 3 через приемопередатчик 5 выставляет (по шине данных) адрес и сигналы управления, которые поступают соответственно на информационный вход и управляющий вход дешифратора 6. Дешифратор 6, распознав свой адрес, при наличии сигнала "Вывод" на управляющем входе дешифратора 6 устанавливает сигнал "Вывод" ("Вывод III") на первый вход управляемого делителя 2 (или коммутатора 7, или блока преобразования 8 в зависимости от того, какой адрес выбран блоком 3 при обращении). При этом блок 3 заканчивает адресную часть цикла "Вывод". Во второй (информационной) части цикла "Вывод" блок 3 устанавливает информацию (комбинацию сигналов для установки требуемой частоты в блоке 2, или комбинацию сигналов для установки требуемого для контроля приемника в блоке 7, или необходимую часть (порцию), или всю структуру сигнала контрольной информации), которая через приемопередатчик 5 поступает соответственно на информационные входы или управляемого делителя 2 или коммутатора 7 или блока преобразователя кода 8.OUTPUT MODE
In the "Output" mode, block 3 through the transceiver 5 sets (via the data bus) the address and control signals that are respectively supplied to the information input and the control input of the decoder 6. The decoder 6, having recognized its address, has the "Output" signal at the control input of the decoder 6 sets the “Output” signal (“Output III”) to the first input of the controlled divider 2 (or switch 7, or conversion unit 8, depending on which address is selected by unit 3 when accessing). In this case, block 3 ends the address part of the "Output" cycle. In the second (informational) part of the “Output” cycle, block 3 sets information (a combination of signals for setting the required frequency in block 2, or a combination of signals for setting the receiver required for monitoring in block 7, or the necessary part (portion), or the entire structure of the control signal information), which through the transceiver 5 is supplied respectively to the information inputs of either a controlled divider 2 or switch 7 or block of the code converter 8.

По сигналу "Вывод" ("вывод III" или "Вывод I", или "Вывод II") информация, установленная на информационном входе блока 2 (или блока 7, или блока 8), записывается в соответствующие регистры перечисленных блоков. После установки управляющей (или испытательной для блока 8) информации по сигналу "Вывод" от блока 3 дешифратор 6 формирует управляющий сигнал (СИП) и передает его через приемопередатчик 5 в блок 3 о завершении приема блока информации в блок 2 (или блок 7, или блок 8). Получив этот сигнал блок 3 снимает сигнал "Вывод", что обеспечивает окончание передачи блока информации. By the signal “Output” (“output III” or “Output I”, or “Output II”), the information installed on the information input of block 2 (or block 7, or block 8) is recorded in the corresponding registers of the listed blocks. After installing the control (or test for block 8) information on the “Output” signal from block 3, the decoder 6 generates a control signal (SIP) and transmits it through the transceiver 5 to block 3 to complete the reception of the information block in block 2 (or block 7, or block 8). Having received this signal, block 3 removes the “Output” signal, which ensures the end of the transmission of the information block.

РЕЖИМ "ВВОД"
В режиме "Ввод" блок 3 в первой части цикла осуществляет передачу третьего адреса (адреса блока 8). Во второй части формирует сигнал "Ввод", который через приемопередатчик 5 и дешифратор 6 поступает на вход управления блока 8. По этому сигналу значение состояния блока 8 (сообщение флаг о возможности установки следующей части (порции) или всей структуры испытательной информации) через приемопередатчик записывается в блок 3.ENTER MODE
In the "Enter" mode, block 3 in the first part of the cycle transmits the third address (address of block 8). In the second part, an “Input” signal is generated, which is transmitted through the transceiver 5 and the decoder 6 to the control input of block 8. By this signal, the state value of block 8 (message flag about the possibility of installing the next part (portion) or the entire structure of test information) is recorded through the transceiver to block 3.

После приема флага блоком 3 по сигналу "Ввод" дешифратор 6 формирует управляющий сигнал (СИП) и передает его через приемопередатчик 5 в блок 3, сообщая о завершении передачи флага в блок 3. Получив этот сигнал блок 3 снимает сигнал "Ввод", завершая тем самым прием значения состояния (флага) блока 8. After the flag is received by block 3 by the “Enter” signal, the decoder 6 generates a control signal (CIP) and transmits it through the transceiver 5 to block 3, notifying that the flag has been transmitted to block 3. Having received this signal, block 3 removes the “Enter” signal, completing thereby, receiving the state value (flag) of block 8.

Рассмотрим работу блока преобразователя кода 8. Входы "Ввод" (ВВОД) и "Вывод" (ВЫВОД II) блока преобразователя кода являются входами управления и подключаются к соответствующим выходам дешифратора адресов 6 ВВОД и ВЫВОД II. Кроме того, вход Т импульсов сдвига преобразователя кода 8 подключен к выходу управляемого делителя 2, а информационные параллельные входы выходы блока 8 соединены с вторыми параллельными входами-выходами приемопередатчика 5 и подключены к входному регистру 8.3 и коммутатору 8.5. блока 8. Consider the operation of the code converter block 8. The inputs “Input” (INPUT) and “Output” (OUTPUT II) of the code converter block are control inputs and are connected to the corresponding outputs of the address decoder 6 INPUT and OUTPUT II. In addition, the input T of the pulse pulses of the code 8 converter is connected to the output of the controlled divider 2, and the information parallel inputs of the outputs of block 8 are connected to the second parallel inputs / outputs of the transceiver 5 and are connected to the input register 8.3 and switch 8.5. block 8.

Регистр сдвига 8.1 содержит вход сдвига С и вход переключения режимов P/S, последний обеспечивает переключение регистра 8.1 из режима сдвига в режим асинхронного параллельного ввода информации и параллельной асинхронной записи блока информации в регистр сдвига 8.1 (путем установки логич. 1 на вход P/S). Shift register 8.1 contains shift input C and P / S mode switching input, the latter provides switching of register 8.1 from shift mode to asynchronous parallel input of information and parallel asynchronous recording of an information block in shift register 8.1 (by setting logic 1 to P / S input )

Входной регистр 8.3 содержит V вход для синхронизации (установки) записи. Управляющим входом коммутатора 8.5 является его вход V. Вход ВЫВОД (запись) блока преобразователя кода 8 соединен с входом регистра 8.3 и входом R RS-триггера 8.7. Вход ВВОД (чтение) блока 8 соединен с управляющим входом V коммутатора 8.5. Информационные параллельные входы-выхо- ды блока 8 соединены с N-входами регистра 8.3 и выходом коммутатора 8.5. Выходы регистра 8.3 соединены с первыми N-входами регистра сдвига 8.1, первые N выходов которого соединены с дешифратором нуля 8.2, выход которого соединен с входом блока импульсов управления 8.4. Первый (прямой) выход блока 8.4 соединен с Р/S входом регистра сдвига 8.1 и S-выходом RS-триггера 8.7, выход которого соединен с первым входом коммутатора 8.5, а второй (инвертируемый) выход блока 8.4 соединен с вторым входом элемента И 8.6. Вход импульсов сдвига Т соединен с первым входом элемента И 8.6, выход которого соединен с С-входом регистра 8.1. The input register 8.3 contains the V input for synchronization (installation) of the record. The control input of the switch 8.5 is its input V. The input OUTPUT (write) of the code converter block 8 is connected to the input of the register 8.3 and the input R of the RS-trigger 8.7. The input (read) of block 8 is connected to the control input V of the switch 8.5. The information parallel inputs and outputs of block 8 are connected to the N-inputs of register 8.3 and the output of the switch 8.5. The outputs of the register 8.3 are connected to the first N-inputs of the shift register 8.1, the first N outputs of which are connected to a zero decoder 8.2, the output of which is connected to the input of the control pulse block 8.4. The first (direct) output of block 8.4 is connected to the P / S input of shift register 8.1 and the S-output of the RS flip-flop 8.7, the output of which is connected to the first input of the switch 8.5, and the second (inverted) output of block 8.4 is connected to the second input of the And 8.6 element. The input of the shift pulses T is connected to the first input of the And 8.6 element, the output of which is connected to the C-input of the register 8.1.

Блок 8.4 содержит вход, который соединен с выходом дешифратора нуля 8.2, а в схеме блока 8.4 этот вход соединен с D-выходом D-триггера 8.4.1 и входами инвертора 8.4.5 и первого дифференцирующего элемента 8.4.3, выход которого соединен с первым входом схемы ИЛИ 8.4.2, второй вход которой соединен с выходом второго дифференцирующего элемента 8.4.4, вход которого соединен с выходом инвертора 8.4.5. Причем выход схемы 8.4.2 соединен с С-входом D-триггера 8.4.1, инвертируемый и прямой выходы которого являются выходами блока импульсов управления 8.4. Block 8.4 contains an input that is connected to the output of the zero decryptor 8.2, and in the circuit of block 8.4 this input is connected to the D-output of the D-trigger 8.4.1 and the inputs of the inverter 8.4.5 and the first differentiating element 8.4.3, the output of which is connected to the first the input circuit OR 8.4.2, the second input of which is connected to the output of the second differentiating element 8.4.4, the input of which is connected to the output of the inverter 8.4.5. Moreover, the output of the circuit 8.4.2 is connected to the C-input of the D-flip-flop 8.4.1, the inverted and direct outputs of which are the outputs of the control pulse block 8.4.

Блок 8 преобразователя кода 8 работает в трех режимах: записи; преобразования (продвижения) и чтения. Block 8 of the code 8 converter operates in three modes: recording; transformation (promotion) and reading.

Кроме информации и сигналов "Вывод II" и "Ввод" от дешифратора 6, в блок преобразователя кода на вход Т поступают импульсы сдвига, определяющие скорость вывода последовательного кода. In addition to the information and signals "Conclusion II" and "Input" from the decoder 6, shear pulses are received at the input T to the code converter block, which determine the output speed of the serial code.

Блок информации параллельного кода поступает в преобразователь в формате следующей структуры: разряд К формата содержит логич. "1", разряды младшие К заполнены логич. "0" (если К не является первым разрядом формата блока), а в разрядах старше К записываются (устанавливаются) биты информации, подлежащие преобразованию в последовательный код, причем старший разряд формата соответствует старшему разряду информации. Логич. "1" в разряде К определяет размер блока информации (количество разрядов в блоке). The information block of the parallel code enters the converter in the format of the following structure: the K bit of the format contains logical. "1", low-order digits K filled logical. “0” (if K is not the first bit of the block format), and bits higher than K record (set) bits of information to be converted into a serial code, with the highest bit of the format corresponding to the highest bit of information. Logic "1" in bit K determines the size of the information block (the number of bits in the block).

РЕЖИМ (ОПЕРАЦИЯ) ЗАПИСИ
В исходном состоянии, когда на информационных входах-выходах отсутствует информация (или информация равна логич. "0"), причем в К-м разряде, определяющем размер блока, также присутствует логич. "0", регистр сдвига 8.1 находится в режиме параллельного ввода информации, на выходе блока преобразователя кода 8 логич. "0", а с помощью RS-триггера 8.7 устанавливается сигнал флаг логич. "1" РАЗРЕШЕНИЕ в N-м разряде информационных вводов-выходов, свидетельствующий о возможности проведения режима (операции) записи.REC MODE (OPERATION)
In the initial state, when there is no information on the information inputs / outputs (or the information is logical. "0"), moreover, in the K-th category determining the size of the block, logic is also present. "0", shift register 8.1 is in parallel information input mode, at the output of code converter block 8 is logical. "0", and with the help of RS-trigger 8.7 the signal flag logical is set. "1" RESOLUTION in the N-th category of information inputs / outputs, indicating the possibility of recording mode (operation).

В исходном состоянии импульсы сдвига Т, поступающие на вход Т блока 8, не проникают на С-вход регистра 8.1, так как на втором входе схемы И 8.6 отсутствует логич. "1". In the initial state, the shear pulses T arriving at the input T of block 8 do not penetrate the C-input of register 8.1, since there is no logic at the second input of the AND 8.6 circuit. "1".

На выходе регистра 8.3 установлен блок информации, который был выдан последним в операции, предшествующей данной (вновь проводимой) операции. At the output of register 8.3, an information block is set that was issued last in the operation preceding the given (newly conducted) operation.

Основным условием начала записи информации (кроме подачи импульсов сдвига Т) является появление логич. "1" в разряде К блока информации. The main condition for starting recording information (except for the supply of shift pulses T) is the appearance of logical. "1" in bit K of the information block.

Появление блока информации (с логич. "1" в разряде К) на информационной шине и следующего за ним сигнала "Вывод" обеспечивает установку в регистр 8.3 блока информации по переднему фронту сигнала "Вывод", поступающему на V-вход регистра 8.3, причем RS-триггер 8.7 устанавливается в "0" состояние, а режим параллельного ввода блока информации в регистр сдвига 8.7 из регистра 8.3 обеспечивается наличием логич. "1" на P/S входе регистра 8.1, поступающей с прямого выхода блока 8.4. The appearance of the information block (with logical “1” in bit K) on the information bus and the “Output” signal following it sets the information block in register 8.3 on the leading edge of the “Output” signal to the V-input of register 8.3, with RS -trigger 8.7 is set to "0" state, and the parallel input mode of the information block in the shift register 8.7 from register 8.3 is ensured by the presence of logic. "1" at the P / S input of register 8.1, coming from the direct output of block 8.4.

Тем самым на N выходах регистра сдвига 8.1 появляется блок информации, в котором на К-входе (если разряды блока информации соответствуют логич. "0") появляется логич. "1", что приводит к появлению (в исходном состоянии на выходе дешифратора нуля 8.2 присутствовала логич. "1") на выходе дешифратора нуля 8.2 логич. "0", который устанавливается на входе инвертора 8.4.5 блока 8.4 и входе первого дифференцирующего элемента (ДЭ) 8.4.3, который обеспечивает выдачу "отрицательного" импульса соответствующего логич. "0". В то время, как на выходе инвертора 8.4.5 происходит изменение (перепад) от уровня логич. "0" до уровня логич. "1", второй ДЭ 8.4.4 производит выдачу "положительного" импульса, соответствующего переходу на выходе дешифратора нуля 8.2 от логич. "1" к логич. "0". Импульс с второго ДЭ 8.4.4 через схему ИЛИ 8.4.2 поступает на С-вход D-триггера 8.4.1 блока 8.4 и тем самым устанавливает на прямом выходе D-триггера 8.4.1 логич. "0", а на инвертируемом логич. "1". Тем самым регистр сдвига 8.1 (на P/S логич. "0") переводится в режим последовательного сдвига информации. Появление логич. "1" на втором входе схемы И 8.6 обеспечивает прохождение импульсов сдвига Т на С-вход регистра сдвига 8.1 для начала (организации) следующего режима (операции) преобразования параллельного кода в последовательный. Thus, an information block appears at the N outputs of the shift register 8.1, in which a logic appears at the K-input (if the bits of the information block correspond to logical. "0"). "1", which leads to the appearance (in the initial state at the output of the zero decoder 8.2 there was a logical. "1") at the output of the zero decoder 8.2 is logical. "0", which is installed at the input of the inverter 8.4.5 of the block 8.4 and the input of the first differentiating element (DE) 8.4.3, which ensures the issuance of a "negative" pulse of the corresponding logic. "0". While at the output of the inverter 8.4.5 there is a change (difference) from the logic level. "0" to the logical level. "1", the second DE 8.4.4 produces a "positive" pulse corresponding to the transition at the output of the zero decryptor 8.2 from logic. "1" to logical. "0". The pulse from the second DE 8.4.4 through the OR OR 8.4.2 circuit enters the C-input of the D-flip-flop 8.4.1 of block 8.4 and thereby sets the logic output on the direct output of the D-flip-flop 8.4.1. "0", but on inverted logic. "1". Thus, the shift register 8.1 (on P / S logical. "0") is transferred to the sequential shift mode information. The appearance of the logical. “1” at the second input of AND 8.6 provides the passage of shift pulses T to the C-input of shift register 8.1 to start (organize) the next mode (operation) of converting a parallel code into a serial one.

По очередному сигналу "Вывод" информационный блок, установленный на информационных входах-выходах формирователя управляющего сигнала 3, переписывается в регистр 8.3, и далее операция (режим) записи повторяется (конечно после выдачи информационного блока из 1-N разрядов регистра сдвига 8.1). According to the next “Output” signal, the information block installed on the information inputs / outputs of the driver 3 of the control signal is written to register 8.3, and then the recording operation (mode) is repeated (of course, after the information block is issued from 1-N bits of shift register 8.1).

РЕЖИМ (ОПЕРАЦИЯ) ПРЕОБРАЗОВАНИЯ (ПРОДВИЖЕНИЯ)
После записи блока информации в регистр сдвига 8.1 и появления на инвертируемом выходе D-триггера 8.4.1 блока 8.4 логич. "1", обеспечивающей прохождение импульсов сдвига Т через схему И 8.6 на С-вход регистра 8.1 (на P/S входе регистра 8.1 установлен логич. "0", т.е. режим последовательного сдвига), начинается продвижение титов блока информации по регистру 8.1. После того, как логич. "1", установленная в К-разряде, переходит из N-го разряда в N+1 (и на выход преобразователя), дешифратор нуля 8.2 переходит из "0" состояния на выходе в "1"-е, тем самым на D-входе D-триггера 8.4.1 блока 8.4 появляется логич. "1", а первый ДЭ 8.4.3 обеспечивает выдачу импульса-сигнала логич. "1", который через схему ИЛИ 7.4.2 поступает на С-вход D-триггера 8.4.1 блока 8.4, тем самым устанавливая на прямом выходе D-триггера 8.4.1 блока 8.4 логич. "1", которая переводит регистр 8.1 в режим параллельного приема информации, тем самым прекращается поступление импульсов Т на С-вход регистра 8.1 и может быть вновь проведена операция (режим) записи, описанная выше.MODE (OPERATION) TRANSFORMATIONS (PROMOTION)
After writing the information block in the shift register 8.1 and the appearance of the inverted output of the D-trigger 8.4.1 block 8.4 logical. "1", which allows the passage of T-shift pulses through the And 8.6 circuit to the C-input of register 8.1 (the logical "0", i.e., the sequential shift mode is set to the P / S input of register 8.1), the titer of the block of information on the register begins to advance 8.1. After the logical. "1", installed in the K-discharge, goes from the N-th discharge to N + 1 (and to the output of the converter), the zero decoder 8.2 goes from the "0" state at the output to the "1" -th, thereby to D- input D-trigger 8.4.1 block 8.4 appears logical. "1", and the first DE 8.4.3 provides the issuance of a pulse-signal logical. "1", which through the OR 7.4.2 circuit enters the C-input of the D-flip-flop 8.4.1 of block 8.4, thereby setting the logic output at the direct output of the D-flip-flop 8.4.1 of block 8.4. "1", which puts the register 8.1 in the parallel mode of receiving information, thereby stopping the supply of pulses T to the C-input of the register 8.1 and the recording operation (mode) described above can be performed again.

При этом момент начала операции записи может быть определен блоком 3 с помощью сигнала "Ввод" при появлении логич. "1" в N-м разряде на информационных входах-выходах, т.е. появление сигнала флага "Разрешение". Тем самым блоком 3 может быть вновь установлен на информационных входах-выходах новый блок информации и по сигналу "Вывод" введен в регистр 8.3. Причем после введения данного блока информации сигнал флаг "Разрешение" будет снят сигналом "Вывод", поступающим от блока 6 на R вход RS-триггера 8.7. Тем самым подготавливаются условия для проведения режима (операции) чтения сигнала Разрешение и сигнала "Т" (импульсов сдвига), поступающих на вход коммутатора 8.5. At the same time, the start of the recording operation can be determined by block 3 using the "Enter" signal when logical appears. "1" in the N-th category at the information inputs / outputs, i.e. the appearance of the signal flag "Resolution". Thus, block 3 can be re-installed on the information inputs / outputs of a new block of information and entered into register 8.3 by the signal “Output”. Moreover, after the introduction of this block of information, the signal flag "Resolution" will be removed by the signal "Output", coming from block 6 to the R input of the RS-flip-flop 8.7. Thereby, the conditions are prepared for the mode (operation) of reading the Resolution signal and the "T" signal (shift pulses) supplied to the input of the switch 8.5.

РЕЖИМ (ОПЕРАЦИЯ) ЧТЕНИЯ
Сигналы "Разрешение" и "Т", установленные на входах коммутатора 8.5 по сигналу "Ввод", поступающему на V-вход коммутатора 8.5, устанавливаются на коммутируемых выходах блока 8.5, подключенных к информационным входам-выходам блока 8.READING MODE (OPERATION)
The “Resolution” and “T” signals installed on the inputs of the switch 8.5 by the “Input” signal supplied to the V-input of the switch 8.5 are installed on the switched outputs of the block 8.5 connected to the information inputs-outputs of the block 8.

Таким образом, эти сигналы устанавливаются (выставляются) на информационных входах-выходах и снимаются блоком 3 для последующей обработки. Thus, these signals are set (set) on the information inputs and outputs and removed by block 3 for subsequent processing.

Следовательно, установка очередного сигнала "Ввод" (для обеспечения получения блоком 3 перечисленных сигналов) производится при наличии логич. "1" сигнала "Разрешение". Только в этом случае блоком 3 может быть проведена операция (режим) записи в пределах времени от предыдущей установки блока информации в регистр 8.3 до выхода этого блока информации из разрядов 1.N регистра 8.1 в любой момент времени (по готовности программ блока 3). В этих же пределах времени может быть проведена и операция (режим) чтения (многократно). Therefore, the installation of the next signal "Input" (to ensure that the unit 3 receives the listed signals) is made in the presence of logic. "1" of the "Resolution" signal. Only in this case, block 3 can carry out an operation (mode) of recording within the time interval from the previous installation of the information block in register 8.3 to the exit of this information block from the bits 1.N of register 8.1 at any time (according to the readiness of the programs of block 3). Within the same time limits, an operation (mode) of reading (repeatedly) can also be carried out.

После установки нулевого блока данных на информационных входах-выходах во все разряды (включая и К-разряд) блок 8 устанавливается в исходное состояние. After installing a zero data block on the information inputs / outputs in all bits (including K-bit) block 8 is set to its original state.

На фиг.3 представлен один из возможных алгоритмов взаимодействия блока 3 и блоков устройства. Figure 3 presents one of the possible interaction algorithms of block 3 and device blocks.

Вначале производится набор в память блока 3 исходных требуемых контрольных текстов для каждого проверяемого приемника. First, a set is made in the memory of the block 3 of the initial required control texts for each tested receiver.

Далее в память блока 3 вводится подпрограмма "ВЫБОР МАРШРУТА ПРОВЕРКИ", которая определяет очередность проверки приемников (установка N-го приемника) и учитывает скорость выдачи (а для блоков 9 приема) испытательного сигнала (f требуемая частота и q структура элементарной посылки), характер искажений (маска искажения элементарной посылки). Then, in the memory of block 3, the subroutine "CHECKING ROUTE FOR CHECKING" is entered, which determines the sequence of checking the receivers (setting the N-th receiver) and takes into account the speed of delivery (and for blocks 9 of the reception) of the test signal (f is the required frequency and q elementary structure), the nature distortion (mask distortion of the elementary premise).

Производится запуск программы блока 3 и последовательно начинается установка:
требуемого контрольного текста (программно),
требуемой частоты f (в блоке 2),
требуемого для контроля приемника (в блоке 7),
требуемой структуры элементарной посылки с учетом необходимого q и маски искажений элементарной посылки (в блоке 8).The program of block 3 is launched and the installation begins in sequence:
required control text (programmatically),
the required frequency f (in block 2),
required to control the receiver (in block 7),
the required elementary structure, taking into account the necessary q and the distortion mask of the elementary premise (in block 8).

Последняя операция производится многократно до тех пор пока не будет выведен весь контрольный текст для данного проверяемого приемника. The last operation is performed repeatedly until the entire control text for the given checked receiver is displayed.

Как только структура элементарной посылки (с учетом q и маски искажений) установлена в блок 8, начинается ее вывод из блока 8 через коммутатор 7 в приемник 9, а также начинается оценка (программно) выведена ли структура элементарной посылки (т.е. появился сигнал флаг "Разрешение"). Если появился сигнал-флаг "Разрешение", программно производится оценка выведен ли весь текст для данного приемника 9. Если текст не выведен, вновь повторяется установка следующего блока структуры элементарной посылки, и так до тех пор, пока не будет выведен весь текст. Если весь текст выведен, программно производится оценка качества контроля данного приемника (так как блок 3 связан по шине 4 с приемниками 9 и получает от них такие сведения). Если обнаружена ошибка, она фиксируется в памяти блока 3 и далее (как и в случае отсутствия ошибки контроля) производится оценка все ли приемники 9 проверены. Если они проверены не все, то в соответствии с подпрограммой "ВЫБОР МАРШРУТА ПРОВЕРКИ" производится новый цикл проверки следующего приемника 9. As soon as the structure of the elementary premise (taking into account q and the distortion mask) is installed in block 8, its output from block 8 through the switch 7 to the receiver 9 begins, and the evaluation (software) of whether the structure of the elementary parcel is output (i.e., a signal appears) flag "Permission"). If the “Resolution” flag signal appears, the software evaluates whether all the text is output for this receiver 9. If the text is not displayed, the next block of the elementary structure is repeated, and so on until all the text is displayed. If all the text is displayed, the quality control of this receiver is programmatically evaluated (since block 3 is connected via bus 4 to receivers 9 and receives such information from them). If an error is detected, it is recorded in the memory of block 3 and then (as in the absence of a monitoring error), an assessment is made whether all receivers 9 are checked. If they are not all checked, then in accordance with the subroutine "SELECTION OF THE VERIFICATION ROUTE", a new verification cycle of the next receiver 9 is performed.

Если все приемники 9 проверены, производится вывод на печать (или экран дисплея) результатов проверки. If all the receivers 9 are checked, the printout (or display screen) of the test results.

Блок 3 построен на основе микроЭВМ, в состав блока также входит устройство индикации и управления (дисплей). Остальные блоки построены на микросхемах 559, 533 и 564 серий. Block 3 is built on the basis of a microcomputer; the block also includes an indication and control device (display). The remaining blocks are built on chips 559, 533 and 564 series.

Claims (1)

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ИСПРАВЛЯЮЩЕЙ СПОСОБНОСТИ ПРИЕМНИКОВ ДИСКРЕТНЫХ СИГНАЛОВ, содержащее последовательно соединенные формирователь управляющих сигналов и приемопередатчик, три информационных выхода которых подключены к соответствующим входам дешифратора адреса, первый выход которого подключен к информационному входу приемопередатчика, управляющие входы-выходы формирователя управляющих сигналов являются управляющими входами-выходами объектов контроля, коммутатор, последовательно соединенные задающий генератор и управляемый делитель, управляющие входы-выходы которого объединены с управляющими входами-выходами коммутатора, дешифратора адреса и приемопередатчика через шину обмена, первые входы коммутатора являются входами устройства, а выходы информационными входами контролируемых объектов, отличающееся тем, что в него введен блок преобразования кода, управляемые входы-выходы которого соединены с соответствующими выходами-входами приемопередатчика, выход управляемого делителя подключен к первому входу блока преобразования кода, выход которого подключен к второму входу коммутатора, третий вход которого соединен с выходом сигнала "Режим вывод I" дешифратора адреса, выход сигнала "Режим вывод II" которого подключен к второму входу блока преобразования кода, третий вход которого соединен с выходом сигнала "Режим ввод" дешифратора адреса, выход сигнала "Режим вывод III" которого подключен к второму входу управляемого делителя, при этом блок преобразования кода выполнен в виде элемента И и последовательно соединенных входного регистра, параллельные входы-выходы которого являются управляющими входами-выходами и блока регистра сдвига, дешифратора нуля, блока импульсов управления, RS-триггера и коммутатора, выход которого подключен к управляющим входам-выходам блока, S-вход RS-триггера объединен с P/S-входом регистра сдвига, C-вход которого соединен с выходом элемента И, R-вход RS-триггера объединен с V-входом входного регистра и является входом сигнала "Режим вывод II" блока, инвертирующий выход блока импульсов управления подключен к первому входу элемента И, второй вход которого объединен с вторым входом коммутатора и является первым входом блока, третий вход коммутатора является входом сигнала "Режим ввод" блока, выходом которого являются соответствующий выход регистра сдвига, кроме того, блок импульсов управления блока преобразования кода выполнен в виде последовательно соединенных инвертора, первого дифференцирующего элемента, элемента ИЛИ, второй вход которого соединен с выходом второго дифференцирующего элемента, и D-триггера, выходы которого являются выходом блока, D-вход входом блока импульсов управления и объединен с входами инвертора и второго дифференцирующего элемента. DEVICE FOR CONTROL OF THE CORRECTING ABILITY OF DISCRETE SIGNAL RECEIVERS, containing serially connected control signal shaper and transceiver, three information outputs of which are connected to the corresponding inputs of the address decoder, the first output of which is connected to the information input of the transceiver, the control inputs and outputs of the shaper control objects, a switch, a serially connected master oscillator and controlled the first divider, the control inputs and outputs of which are combined with the control inputs and outputs of the switch, address decoder and transceiver via the exchange bus, the first inputs of the switch are device inputs, and the outputs are information inputs of controlled objects, characterized in that a code conversion unit is introduced into it, controlled the inputs and outputs of which are connected to the corresponding outputs and inputs of the transceiver, the output of the controlled divider is connected to the first input of the code conversion unit, the output of which is connected is connected to the second input of the switch, the third input of which is connected to the output of the signal "Mode output I" of the address decoder, the output of the signal "Mode output II" of which is connected to the second input of the code conversion unit, the third input of which is connected to the output of the signal "Mode of input" of the address decoder , the output of the signal "Mode output III" which is connected to the second input of the controlled divider, while the code conversion unit is made in the form of an And element and a series-connected input register, the parallel inputs and outputs of which are control inputs and outputs of the shift register block, zero decoder, control pulse block, RS-trigger and switch, the output of which is connected to the control input-outputs of the block, the RS-input of the RS-trigger is combined with the P / S-input of the shift register, C-input which is connected to the output of the And element, the R-input of the RS-trigger is combined with the V-input of the input register and is the input of the “Mode output II” signal of the unit, the inverting output of the control pulse block is connected to the first input of the And element, the second input of which is combined with the second input switch and is the first in the block’s progress, the third switch input is the input signal of the “Input mode” of the block, the output of which is the corresponding shift register output, in addition, the control pulse block of the code conversion unit is made in the form of a series-connected inverter, a first differentiating element, an OR element, the second input of which is connected with the output of the second differentiating element, and the D-trigger, the outputs of which are the output of the block, the D-input is the input of the control pulse block and is combined with the inputs of the inverter and the second differential pad.

Images