RU2109328C1

RU2109328C1 - Reversible electronic load

Info

Publication number: RU2109328C1
Application number: RU96111497A
Authority: RU
Inventors: Василий Николаевич Карандин; Андрей Витальевич Морозов; Игорь Евгеньевич Щербина; Константин Николаевич Герцев; Игорь Георгиевич Иванов
Original assignee: Василий Николаевич Карандин; Андрей Витальевич Морозов; Игорь Евгеньевич Щербина; Константин Николаевич Герцев; Игорь Георгиевич Иванов
Priority date: 1996-06-11
Filing date: 1996-06-11
Publication date: 1998-04-20

Abstract

FIELD: digital computer engineering; transputer systems. SUBSTANCE: reversible electronic load has two shift registers, counter, flip-flop, three AND gates, OR gate, two delay elements, data input, data output, and clock input. Provision is made for hardware simulation of transputer data exchange protocol and organization of return of message received to save information. EFFECT: enlarged functional capabilities. 2 dwg

Description

Изобретение относится к цифровой вычислительной технике и предназначено для использования в транспьютерных системах, построенных на базе Т800. The invention relates to digital computing and is intended for use in transputer systems based on the T800.

Известен имитатор канала, содержащий блок стандартного сопряжения, блок управления, буферный регистр, блок памяти данных, блок памяти управляющих слов, блок формирования данных, регистр данных, регистр управляющих слов, блок селективной индикации, блок перезапусков, пульт оператора, блок буферной памяти, который позволяет производить контроль и наладку периферийных устройств [1]. A known channel simulator comprising a standard interface unit, a control unit, a buffer register, a data memory unit, a control word memory unit, a data generation unit, a data register, a control word register, a selective indication unit, a restart unit, an operator console, a buffer memory unit, allows you to control and adjust peripheral devices [1].

Однако данный имитатор не позволяет имитировать работу канала связи транспьютера Т800. However, this simulator does not allow simulating the operation of the communication channel of the T800 transputer.

Наиболее близким к предлагаемому по технической сущности является устройство, выполненное в виде имитатора системы связи, содержащее пять счетчиков, два триггера, генератор импульсов, блок индикации, генератор случайных импульсов, элемент НЕ, элемент ИЛИ, элемент И, причем выход генератора тактовых импульсов соединен с информационными входами первого и второго счетчиков, первым входом элемента И и R-входом триггера, S-вход которого соединен с выходом первого счетчика, а выход соединен с информационным входом третьего счетчика и R-входом второго триггера, S-вход которого соединен с выходом элемента И, а выход соединен с информационным входом четвертого счетчика, выход первого генератора случайных импульсов соединен с входом элемента НЕ, выходы второго, третьего и четвертого счетчиков соединены с соответствующими входами блока индикации, установочный вход пятого счетчика соединен с выходом второго триггера, информационный вход соединен с выходом генератора тактовых импульсов, выход соединен с управляющим входом второго генератора случайных импульсов, выход которого соединен с первым входом элемента ИЛИ, второй вход соединен с выходом элемента НЕ, выход соединен с вторым входом элемента И [2]. Closest to the proposed technical essence is a device made in the form of a simulator of a communication system, containing five counters, two triggers, a pulse generator, an indication unit, a random pulse generator, an element NOT, an OR element, an AND element, the output of the clock generator being connected to information inputs of the first and second counters, the first input of the And element and the R-input of the trigger, the S-input of which is connected to the output of the first counter, and the output is connected to the information input of the third counter and R-input the second trigger, the S-input of which is connected to the output of the And element, and the output is connected to the information input of the fourth counter, the output of the first random pulse generator is connected to the input of the element NOT, the outputs of the second, third and fourth counters are connected to the corresponding inputs of the display unit, the installation input of the fifth the counter is connected to the output of the second trigger, the information input is connected to the output of the clock generator, the output is connected to the control input of the second random pulse generator, the output of which is Inonii to the first input of the OR gate, a second input connected to the output of NOT circuit, an output coupled to a second input of AND [2].

Недостатком известного устройства является невозможность имитации протокола обмена информацией канала связи транспьютера Т800 с реализацией возврата данных с выхода на вход транспьютера для сохранения данных. A disadvantage of the known device is the inability to simulate the communication protocol of the T800 transputer's communication channel with the implementation of returning data from the output to the input of the transputer to save data.

Данное изобретение предназначено для расширения функциональных возможностей электронной реверсивной нагрузки за счет аппаратной имитации протокола обмена данными транспьютера Т800 и обеспечения возврата данных. This invention is intended to expand the functionality of the electronic reversing load due to hardware simulation of the data exchange protocol of the T800 transputer and to provide data return.

Поставленная цель достигается тем, что в электронную реверсивную нагрузку, содержащую триггер, счетчик, первый элемент И и элемент ИЛИ, введены первый и второй регистры сдвига, второй и третий элементы И и первый и второй элементы задержки, причем информационный вход нагрузки соединен с входом триггера, выход триггера соединен с первым входом первого элемента И, выход которого соединен с счетным входом счетчика, выход переполнения которого соединен с входами "Сброс" триггера и первого регистра сдвига, тактовый вход первого регистра сдвига соединен с выходом первого элемента И, информационный последовательный вход первого регистра сдвига соединен с выходом первого элемента задержки, вход которого соединен с информационным входом нагрузки, выход переполнения счетчика соединен с входом второго элемента задержки, выход которого соединен с входом "Сброс" счетчика, второй разряд параллельного выхода счетчика соединен с прямым входом второго элемента И, третий разряд параллельного выхода счетчика соединен с первым инверсным входом второго элемента И и первым прямым входом третьего элемента И, четвертый разряд параллельного выхода счетчика соединен с вторым инверсным входом второго элемента И и первым инверсным входом третьего элемента И, пятый разряд параллельного выхода счетчика соединен с третьим инверсным входом второго элемента И и вторым инверсным входом третьего элемента И, выход второго элемента И соединен с входом записи второго регистра сдвига, тактовый вход которого соединен с выходом третьего элемента И, первый разряд параллельного входа второго регистра сдвига соединен с источником логической единицы, второй разряд параллельного входа второго регистра сдвига соединен с источником логического нуля, последовательный выход второго регистра сдвига соединен с первым входом элемента ИЛИ, второй вход которого соединен с последовательным выходом первого регистра сдвига, выход элемента ИЛИ соединен с информационным выходом нагрузки, тактовый вход нагрузки соединен с вторым входом первого элемента И и вторым прямым входом третьего элемента И. This goal is achieved by the fact that the first and second shift registers, the second and third elements of And and the first and second delay elements are introduced into the electronic reverse load containing the trigger, counter, the first AND element and the OR element, and the information input of the load is connected to the trigger input , the trigger output is connected to the first input of the first element And, the output of which is connected to the counter input of the counter, the overflow output of which is connected to the inputs "Reset" of the trigger and the first shift register, the clock input of the first shift register connected to the output of the first element And, the information serial input of the first shift register is connected to the output of the first delay element, the input of which is connected to the information input of the load, the output of the overflow counter is connected to the input of the second delay element, the output of which is connected to the input "Reset" of the counter, second discharge the counter parallel output is connected to the direct input of the second AND element, the third bit of the counter parallel output is connected to the first inverse input of the second AND element and the first direct input of the And element, the fourth bit of the counter parallel output is connected to the second inverse input of the second And element and the first inverse input of the third And element, the fifth bit of the counter parallel output is connected to the third inverse input of the second And element and the second inverse input of the third And element, the output of the second And element connected to the recording input of the second shift register, the clock input of which is connected to the output of the third element And, the first bit of the parallel input of the second shift register is connected to the source units, the second bit of the parallel input of the second shift register is connected to a logical zero source, the serial output of the second shift register is connected to the first input of the OR element, the second input of which is connected to the serial output of the first shift register, the output of the OR element is connected to the load information output, clock input load connected to the second input of the first element And and the second direct input of the third element I.

На фиг.1 показана функциональная схема электронной реверсивной нагрузки; на фиг. 2 - форматы сообщения транспьютера (фиг.2,а) и пакета подтверждения (фиг.2,б). Figure 1 shows a functional diagram of an electronic reversing load; in FIG. 2 - formats of the message of the transputer (figure 2, a) and a confirmation packet (figure 2, b).

Электронная реверсивная нагрузка (ЭРН) содержит (фиг.1) первый элемент 1 задержки, первый регистр 2 сдвига, триггер 3, первый элемент И 4, счетчик 5, второй элемент 6 задержки, второй элемент И 7, третий элемент И 8, второй регистр 9 сдвига, элемент ИЛИ 10, информационный вход нагрузки 11, информационный выход нагрузки 12 и тактовый вход 13. The electronic reverse load (ESR) contains (Fig. 1) the first delay element 1, the first shift register 2, trigger 3, the first element And 4, the counter 5, the second element 6 of the delay, the second element And 7, the third element And 8, the second register 9 shift, element OR 10, the information input of the load 11, the information output of the load 12 and the clock input 13.

Выход элемента 1 задержки соединен с информационным последовательным входом регистра 2 сдвига. Выход триггера 3 соединен с первым входом элемента И 4, выход которого соединен со счетным входом счетчика 5 и с тактовым входом регистра 2 сдвига. Выход переполнения счетчика 5 соединен с входом "Сброс" регистра 2 сдвига, с входом "Сброс" триггера 3 и с входом элемента 6 задержки. Выход элемента 6 задержки соединен с входом "Сброс" счетчика 5. Второй разряд параллельного выхода счетчика 5 соединен с прямым входом элемента И 7. Третий разряд параллельного выхода счетчика 5 соединен с первым инверсным входом элемента И 7 и первым прямым входом элемента И 8. Четвертый разряд параллельного выхода счетчика 5 соединен с вторым инверсным входом элемента И 7 и первым инверсным входом элемента И 8. Пятый разряд параллельного выхода счетчика 5 соединен с третьим инверсным входом элемента И 7 и вторым инверсным входом элемента И 8. Выход элемента И 7 соединен с входом записи регистра 9 сдвига. Выход элемента И 8 соединен с тактовым входом регистра 9 сдвига. Первый разряд параллельного входа регистра 9 сдвига соединен с источником логической единицы, второй разряд параллельного входа регистра 9 сдвига соединен с источником логического нуля. Выход регистра 9 сдвига соединен с вторым входом элемента ИЛИ 10, первый вход которого соединен с выходом регистра 2 сдвига. Информационный вход 11 нагрузки соединен с входами элемента 1 задержки и триггера 3. Выход элемента ИЛИ 10 соединен с информационным выходом 12 нагрузки. Тактовый вход 13 нагрузки соединен с вторым входом элемента И 4 и с вторым прямым входом элемента И 8. The output of the delay element 1 is connected to the information serial input of the shift register 2. The trigger output 3 is connected to the first input of the AND 4 element, the output of which is connected to the counting input of the counter 5 and to the clock input of the shift register 2. The counter overflow output 5 is connected to the “Reset” input of shift register 2, to the “Reset” input of trigger 3 and to the input of the delay element 6. The output of the delay element 6 is connected to the input "Reset" of the counter 5. The second bit of the parallel output of the counter 5 is connected to the direct input of the element And 7. The third digit of the parallel output of the counter 5 is connected to the first inverse input of the element And 7 and the first direct input of the element And 8. The fourth the discharge of the parallel output of the counter 5 is connected to the second inverse input of the element And 7 and the first inverse input of the element And 8. The fifth discharge of the parallel output of the counter 5 is connected to the third inverse input of the element And 7 and the second inverse input of the element And 8. You the stroke of the element And 7 is connected to the input of the shift register 9. The output of the element And 8 is connected to the clock input of the shift register 9. The first bit of the parallel input of the shift register 9 is connected to the source of a logical unit, the second bit of the parallel input of the shift register 9 is connected to a source of logical zero. The output of the shift register 9 is connected to the second input of the OR element 10, the first input of which is connected to the output of the shift register 2. The information input 11 of the load is connected to the inputs of the delay element 1 and trigger 3. The output of the element OR 10 is connected to the information output 12 of the load. The clock input 13 of the load is connected to the second input of the element And 4 and with the second direct input of the element And 8.

ЭРН обеспечивает аппаратную имитацию канала связи транспьютера Т800 и возврат полученного сообщения для сохранения информации, что позволяет использовать ЭРН вместо внешних (периферийных) устройств транспьютерных систем при их тестировании и производить анализ состояния внешних (выходных) каналов связи системы. Связь между транспьютером и ЭРН осуществляется по двум однонаправленным линиям, по которым данные передаются последовательно. Сообщения передаются как последовательность байтов, причем на каждый переданный байт должно прийти подтверждение до посылки последующего байта. При передаче сообщения транспьютер вначале посылает стартовый бит, затем бит 1, затем байт (восемь бит) информации и в завершение стоп-бит. Пакет подтверждения состоит из старт-бита и стоп-бита (фиг.2). Подтверждение означает, что процесс готов принять данный байт данных. Протокол обеспечивает посылку пакета подтверждения как только ЭРН идентифицирует сообщение транспьютера, при этом транспьютер получает пакет подтверждения до того, как все сообщение транспьютера принято ЭРН. По принятию байта информации ЭРН производит возврат полученной информации транспьютеру в соответствии с требуемым протоколом обмена. Транспьютер, получив от ЭРН сообщение, производит его сравнение с переданным, на основании которого производится анализ состояния данного внешнего канала связи [3 и 4]. ERN provides hardware simulation of the communication channel of the T800 transputer and returns the received message to save information, which allows using ERN instead of external (peripheral) devices of transputer systems during their testing and analyzing the status of external (output) communication channels of the system. Communication between the transputer and the power supply is via two unidirectional lines, through which data is transmitted sequentially. Messages are transmitted as a sequence of bytes, and confirmation must be received for each byte transmitted before the subsequent byte is sent. When transmitting a message, the transporter first sends a start bit, then bit 1, then a byte (eight bits) of information, and finally a stop bit. The confirmation packet consists of a start bit and a stop bit (FIG. 2). Acknowledgment means that the process is ready to accept a given byte of data. The protocol sends a confirmation packet as soon as the ERN identifies the message from the transputer, while the transporter receives the confirmation packet before all the message from the transputer is received by the ERN. Upon acceptance of the information byte, the ERN returns the received information to the transporter in accordance with the required exchange protocol. Having received a message from the EPR, the transputer compares it with the transmitted one, based on which the state of this external communication channel is analyzed [3 and 4].

Функциональные назначения элементов, образующих нагрузку. The functional purpose of the elements that form the load.

Элемент 1 задержки предназначен для задержки сигналов, поступающих на последовательный вход регистра 2 сдвига, и обеспечивает синхронизацию их поступления с сигналами, поступающими на его тактовый вход, имеет один вход и один выход. Элемент задержки может быть выполнен на микросхемах, например, К155ЛЛ1. Длительность временной задержки равна задержке между поступлением тактовых сигналов на тактовый вход регистра 2 сдвига и поступлением на информационный вход 11 нагрузки первого бита сообщения транспьютера и определяется типом микросхем, на базе которых выполнены триггер 3 и элемент И 4. The delay element 1 is designed to delay the signals received at the serial input of the shift register 2, and provides synchronization of their receipt with the signals received at its clock input, has one input and one output. The delay element can be performed on chips, for example, K155LL1. The duration of the time delay is equal to the delay between the arrival of the clock signals at the clock input of the shift register 2 and the load of the first bit of the transputer message received at the information input 11 and is determined by the type of microcircuit based on which trigger 3 and the And 4 element are made.

Регистр 2 сдвига предназначен для последовательного приема, хранения и выдачи в прямом последовательном коде поступающего в нагрузку сообщения. Регистр сдвига (одиннадцатиразрядный) имеет один последовательный вход, один последовательный выход, тактовый вход и вход сброса и может быть выполнен на микросхемах, например, КМ555ИР8. Shift register 2 is intended for sequential reception, storage and issuance in a direct sequential code of a message arriving at the load. The shift register (eleven-bit) has one serial input, one serial output, a clock input and a reset input and can be performed on microcircuits, for example, KM555IR8.

Триггер 3 предназначен для формирования управляющего сигнала, разрешающего прохождение тактовых сигналов через элемент И 4 на тактовый вход регистра 2 сдвига и счетный вход счетчика 5. Триггер имеет один вход, один выход (прямой) и управляющий вход "Сброс" и может быть выполнен на микросхеме, например, К155ТМ2, где S-вход, R-сброс, а на входы D и C подан сигнал логического нуля. Trigger 3 is designed to generate a control signal that allows the passage of clock signals through the And 4 element to the clock input of the shift register 2 and the counting input of the counter 5. The trigger has one input, one output (direct) and the "Reset" control input and can be performed on a chip , for example, K155TM2, where S is the input, R is the reset, and a logic zero signal is applied to the inputs D and C.

Элемент И 4 предназначен для формирования сигналов, поступающих на тактовый вход регистра 2 сдвига и счетный вход счетчика 5, имеет два входа и один выход и может быть выполнен на микросхемах, например, К555ЛИЗ. Element And 4 is designed to generate signals arriving at the clock input of shift register 2 and the counting input of counter 5, has two inputs and one output, and can be performed on microcircuits, for example, K555LIZ.

Счетчик 5 предназначен для формирования сигналов управления, поступающих на входы "Сброс" регистра 2 сдвига, триггера 3 и через элемент 6 задержки на вход "Сброс" счетчика 5 и для выдачи сигналов на входы элементов И 7 и 8. Счетчик имеет счетный вход, четырехразрядный параллельный выход, выход переполнения и один управляющий вход (вход сброса) и может быть выполнен на микросхемах, например, К155ИЕ7. Counter 5 is designed to generate control signals received at the “Reset” inputs of shift register 2, trigger 3 and through the delay element 6 to the “Reset” input of counter 5 and to provide signals to the inputs of elements 7 and 8. The counter has a counting input, four-digit parallel output, overflow output and one control input (reset input) and can be performed on microcircuits, for example, K155IE7.

Элемент 6 задержки предназначен для задержки сигнала, поступающего на вход сброса счетчика 5, и обеспечивает синхронизацию работы элементов нагрузки и имеет один вход и один выход. Элемент задержки может быть выполнен на микросхемах, например, К155ЛЛ1. Длительность временной задержки, создаваемой элементом 6 задержки, определяется типом микросхем, на базе которых выполнены счетчик 5, регистр 2 сдвига и триггер 3, и обеспечивает необходимую длительность сигнала "Сброс" для данных элементов. The delay element 6 is designed to delay the signal received at the reset input of the counter 5, and provides synchronization of the load elements and has one input and one output. The delay element can be performed on chips, for example, K155LL1. The duration of the time delay created by the delay element 6 is determined by the type of microcircuit based on which the counter 5, shift register 2 and trigger 3 are made, and provides the necessary duration of the Reset signal for these elements.

Элемент И 7 предназначен для формирования сигнала, поступающего на вход записи регистра 9 сдвига, имеет один прямой вход, три инверсных входа и один выход и может быть выполнен на микросхемах, например, К555ЛИЗ и К155ЛН1. Element And 7 is designed to generate a signal received at the input of the shift register 9, has one direct input, three inverse inputs and one output and can be performed on microcircuits, for example, K555LIZ and K155LN1.

Элемент И 8 предназначен для формирования сигналов, поступающих на тактовый вход регистра 9 сдвига, имеет два инверсных входа, два прямых входа и один выход и может быть выполнен на микросхемах, например, К555ЛИЗ и К155ЛН1. Element And 8 is designed to generate signals arriving at the clock input of shift register 9, has two inverse inputs, two direct inputs and one output, and can be performed on microcircuits, for example, K555LIZ and K155LN1.

Регистр 9 сдвига предназначен для параллельного приема, хранения и выдачи в прямом последовательном коде пакета подтверждения для транспьютера. Двухразрядный регистр сдвига имеет один последовательный выход, двухразрядный параллельный вход, тактовый вход и вход записи и может быть выполнен на микросхемах, например, КМ555ИР9. The shift register 9 is designed for parallel reception, storage and issuance of a confirmation packet for the transputer in a direct sequential code. A two-bit shift register has one serial output, a two-bit parallel input, a clock input and a write input and can be performed on microcircuits, for example, KM555IR9.

Элемент ИЛИ 10 предназначен для объединения по выходу сигналов, выдаваемых регистрами 2 и 9 сдвига на информационный выход 12 нагрузки, имеет два входа и один выход и может быть выполнен на микросхемах, например, К155ЛЛ1. The OR element 10 is intended for combining the output of the signals issued by the shift registers 2 and 9 to the load information output 12, has two inputs and one output, and can be performed on microcircuits, for example, K155LL1.

Информационный вход 11 нагрузки предназначен для последовательного приема сообщения транспьютера и его записи в регистр 2 сдвига и соединен с входами элемента 1 задержки и триггера 3. The information input 11 of the load is intended for sequential reception of the message of the transputer and its recording in the shift register 2 and is connected to the inputs of the delay element 1 and trigger 3.

Информационный выход 12 нагрузки предназначен для выдачи в последовательном коде пакета подтверждения и сообщения транспьютера, полученного нагрузкой по информационному входу 11, и соединен через элемент ИЛИ 10 с последовательными выходами регистров 2 и 9 сдвига. The information output 12 of the load is intended for issuing in a serial code a confirmation packet and a transputer message received by the load at the information input 11, and is connected via the OR element 10 to the serial outputs of the shift registers 2 and 9.

Тактовый вход 13 нагрузки предназначен для синхронизации работы элементов ЭРН. The clock input 13 of the load is designed to synchronize the operation of the elements of the ESR.

При монтаже подключение входов элементов ЭРН к источнику логической единицы осуществляется посредством их подключения к источнику питания 5В через резистор 1 кОм [5 и 6]. During installation, the inputs of the ESR elements are connected to the source of a logical unit by connecting them to a 5V power supply through a 1 kOhm resistor [5 and 6].

Рассмотрим работу ЭРН. Consider the operation of the ERN.

Вначале по информационному входу 11 нагрузки на вход элемента 1 задержки и на вход триггера 3 поступает первый бит (стартовый бит) сообщения транспьютера, через время, определяемое типом триггера 3, на его выходе устанавливается сигнал логической единицы, который переводит ЭРН из режима ожидания в режим приема сообщения транспьютера. При этом сигнал с выхода триггера 3 поступает на первый вход элемента И 4 и разрешает прохождение через него тактовых сигналов, поступающих на его второй вход с тактового входа 13 нагрузки, на тактовый вход регистра 2 сдвига и на счетный вход счетчика 5. Тактовая частота сигналов, поступающих по тактовому входу 13 нагрузки, подобрана таким образом, что за период тактовых сигналов производится прием или передача одного бита сообщения транспьютера или передача одного бита пакета подтверждения. Поступление первого тактового сигнал на вход регистра 2 сдвига соответствует поступлению через элемент 1 задержки на информационный последовательный вход регистра сдвига и записи первого бита сообщения транспьютера с информационного входа 11 нагрузки. First, on the information input 11 of the load, the input of the delay element 1 and the input of trigger 3 receive the first bit (start bit) of the transputer message, after a time determined by the type of trigger 3, a signal of a logical unit is established at its output, which transfers the receiver from standby mode to receiving a transputer message. In this case, the signal from the output of trigger 3 is fed to the first input of the And 4 element and allows the clock signals passing through it to the second input from the clock input 13 of the load, to the clock input of the shift register 2 and to the counting input of the counter 5. The clock frequency of the signals received at the clock input 13 of the load, is selected in such a way that during the period of the clock signals, one bit of the message of the transputer is received or transmitted, or one bit of the confirmation packet is transmitted. The arrival of the first clock signal at the input of the shift register 2 corresponds to the arrival through the delay element 1 to the information serial input of the shift register and the recording of the first bit of the transputer message from the load information input 11.

Каждый последующий разрешенный тактовый сигнал, поступающий на счетный вход счетчика 5, тактовые входы регистров сдвига, увеличивает на единицу содержимое счетчика 5 и сдвигает содержимое регистров сдвига на один разряд и запись или выдачу одного бита информации, число разрешенных тактовых сигналов для счетчика 5 и регистра 2 сдвига равно сумме последовательно поступивших и переданных бит ЭРН без учета передачи пакета подтверждения. Each subsequent allowed clock signal arriving at the counting input of counter 5, the clock inputs of the shift registers, increments the contents of the counter 5 by one and shifts the contents of the shift registers by one bit and recording or issuing one bit of information, the number of allowed clock signals for counter 5 and register 2 the shift is equal to the sum of successively received and transmitted ERN bits without taking into account the transmission of the acknowledgment packet.

С поступлением первых одиннадцати тактовых сигналов на тактовый вход регистра 2 сдвига им производится, по последовательному входу, прием сообщения транспьютера, поступающего через элемент 1 задержки с информационного входа 11 нагрузки, и их запись в регистр 2 сдвига. With the arrival of the first eleven clock signals to the clock input of the shift register 2, it receives, via a serial input, a message from the transputer received through the delay element 1 from the load information input 11 and writes them to the shift register 2.

При этом с поступлением второго тактового сигнала на втором разряде параллельного выхода счетчика 5 устанавливается сигнал логической единицы, который поступает на прямой вход элемента И 7, на инверсных входах которого установлены сигналы логического нуля, в результате чего с выхода элемента И 7 подается сигнал логической единицы на вход записи регистра 9 сдвига, по которому в регистр, по параллельному входу, производится запись пакета подтверждения. In this case, with the arrival of the second clock signal at the second bit of the parallel output of the counter 5, a logical unit signal is established, which is fed to the direct input of the And 7 element, at the inverse inputs of which logic zero signals are set, as a result of which the logical unit signal is output from the And 7 element the input of the register register 9 shift, according to which in the register, at the parallel input, a confirmation packet is recorded.

При поступлении четвертого тактового сигнала на третьем разряде параллельного выхода счетчика 5 устанавливается сигнал логической единицы, который, поступая на первый инверсный вход элемента И 7, снимает сигнал записи с входа записи регистра 9 сдвига и, поступая на первый прямой вход элемента И 8, разрешает прохождение тактовых сигналов на тактовый вход регистра 9 сдвига. Тактовые сигналы, поступающие на тактовый вход регистра 9 сдвига, осуществляют последовательную выдачу через элемент ИЛИ 10 содержимого регистра 9 сдвига (пакета подтверждения) на информационный выход 12 нагрузки. When the fourth clock signal arrives at the third bit of the parallel output of the counter 5, a logical unit signal is set, which, entering the first inverse input of the And 7 element, removes the write signal from the write input of the shift register 9 and, entering the first direct input of the And 8 element, allows the passage clock signals to the clock input of the shift register 9. The clock signals supplied to the clock input of the shift register 9, sequentially issue through the element OR 10 the contents of the shift register 9 (confirmation packet) to the information output 12 of the load.

С поступлением восьмого тактового сигнала на четвертом разряде параллельного выхода счетчика 5 устанавливается сигнал логической единицы, который, поступая на первый инверсный вход элемента И 8, запрещает прохождение тактовых сигналов на тактовый вход регистра 9 сдвига, пакет подтверждения выдан на информационный выход 12 нагрузки. With the arrival of the eighth clock signal on the fourth bit of the parallel output of the counter 5, a logical unit signal is established, which, entering the first inverse input of the And 8 element, prohibits the passage of clock signals to the clock input of the shift register 9, a confirmation packet is issued to the information output 12 of the load.

С поступлением одиннадцатого тактового сигнала прием нагрузкой сообщения транспьютера закончен и, начиная с двенадцатого тактового сигнала, ЭРН переходит к передаче сообщения, т. е. тактовые сигналы, поступающие на тактовый вход регистра 2 сдвига, осуществляют выдачу через элемент ИЛИ 10 содержимого регистра на информационный выход 12 нагрузки. With the arrival of the eleventh clock signal, the load of the transputer message is finished and, starting with the twelfth clock signal, the ESR proceeds to transmit the message, i.e., the clock signals supplied to the clock input of the shift register 2 transmit the contents of the register through the OR 10 element to the information output 12 loads.

С поступлением двадцать второго тактового сигнала (сообщение транспьютера - 11 бит, сумма бит принятого и переданного сообщения - 22) передача нагрузкой сообщения закончена и на выходе переполнения счетчика 5 устанавливается сигнал логической единицы, который поступает на входы "Сброс" регистра 2 сдвига, триггера 3 и через элемент 6 задержки на вход "Сброс" счетчика 5, что переводит ЭРН в исходное состояние. With the arrival of the twenty-second clock signal (transputer message — 11 bits, the sum of the bits of the received and transmitted message — 22), the message is terminated by the load and the logic unit signal is set at the overflow output of counter 5, which goes to the “Reset” inputs of shift register 2, trigger 3 and through the element 6 of the input delay "Reset" of the counter 5, which returns the ESR to its initial state.

Введение в состав ЭРН новых узлов дает возможность расширить его функциональные возможности и обеспечить тестирование транспьютерных систем на базе Т800 в лабораторных условиях без подключения внешних устройств. The introduction of new nodes into the ERN makes it possible to expand its functional capabilities and provide testing of transputer systems based on the T800 in laboratory conditions without connecting external devices.

Предлагаемый ЭРН может использоваться в составе специализированных транспьютерных систем. The proposed ERN can be used as part of specialized transputer systems.

Литература. Literature.

1. Авторское свидетельство СССР N 1520523, кл. G 06 F 11/00, 1989. 1. Copyright certificate of the USSR N 1520523, cl. G 06 F 11/00, 1989.

2. Авторское свидетельство СССР N 1691848, кл. G 06 F 15/20, 1991. 2. USSR author's certificate N 1691848, cl. G 06 F 15/20, 1991.

3. IMS T800 transputer.- Bristol, UK: Inmos Ltd, 1987. 3. IMS T800 transputer.- Bristol, UK: Inmos Ltd, 1987.

4. Транспьютеры. Архитектура и программное обеспечение: Пер. с англ./ Под ред. Г.Харпа.- М.: Радио и связь, 1993.- 304 с.: ил. 4. Transporters. Architecture and software: Per. from English / Ed. G. Kharpa.- M .: Radio and communications, 1993.- 304 p .: ill.

5. Цифровые и аналоговые интегральные микросхемы: Справочник/ С. В. Якубовский, Л. И. Ниссельсон и др.; Под ред. С. В. Якубовского.- М.: Радио и связь, 1989.- 496 с., ил. 5. Digital and analog integrated circuits: a Handbook / S. V. Yakubovsky, L. I. Nisselson and others; Ed. S.V. Yakubovsky.- M.: Radio and Communications, 1989.- 496 p., Ill.

6. Шевкопляс Б. В. Микропроцессорные структуры. Инженерные решения.- М.: Радио и связь, 1990.- 512 с., ил. 6. Shevkoplyas B. V. Microprocessor structures. Engineering Solutions.- M.: Radio and Communications, 1990.- 512 p., Ill.

Claims

Электронная реверсивная нагрузка, содержащая триггер, счетчик, первый элемент И и элемент ИЛИ, отличающаяся тем, что в нее введены первый и второй регистры сдвига, второй и третий элементы И и первый и второй элементы задержки, причем информационный вход нагрузки соединен с входом триггера, выход триггера соединен с первым входом первого элемента И, выход которого соединен с счетным входом счетчика, выход переполнения которого соединен с входами сброс триггера и первого регистра сдвига, тактовый вход первого регистра сдвига соединен с выходом первого элемента И, информационный последовательный вход первого регистра сдвига соединен с выходом первого элемента задержки, вход которого соединен с информационным входом нагрузки, выход переполнения счетчика соединен с входом второго элемента задержки, выход которого соединен с входом "Сброс счетчика", второй разряд параллельного выхода счетчика соединен с прямым входом второго элемента И, третий разряд параллельного выхода счетчика соединен с первым инверсным входом второго элемента И и первым прямым входом третьего элемента И, четвертый разряд параллельного выхода счетчика соединен с вторым инверсным входом второго элемента И и первым инверсным входом второго элемента И, пятый разряд параллельного выхода счетчика соединен с третьим инверсным входом второго элемента И и вторым инверсным входом третьего элемента И, выход второго элемента И соединен с входом записи второго регистра сдвига, тактовый вход которого соединен с выходом третьего элемента И, первый разряд параллельного входа второго регистра сдвига соединен с источником логической единицы, второй разряд параллельного входа второго регистра сдвига соединен с источником логического нуля, последовательный выход второго регистра сдвига соединен с первым входом элемента ИЛИ, второй вход которого соединен с последовательным выходом первого регистра сдвига, выход элемента ИЛИ соединен с информационным выходом нагрузки, тактовый вход нагрузки соединен с вторым входом первого элемента И и вторым прямым входом третьего элемента И. An electronic reverse load comprising a trigger, a counter, a first AND element and an OR element, characterized in that the first and second shift registers, the second and third AND elements, and the first and second delay elements are introduced into it, the load information input being connected to the trigger input, the trigger output is connected to the first input of the first element AND, the output of which is connected to the counting input of the counter, the overflow output of which is connected to the reset inputs of the trigger and the first shift register, the clock input of the first shift register is connected to the output by the first element AND, the information serial input of the first shift register is connected to the output of the first delay element, the input of which is connected to the load information input, the counter overflow output is connected to the input of the second delay element, the output of which is connected to the "Reset counter" input, the second bit of the parallel output the counter is connected to the direct input of the second element And, the third bit of the parallel output of the counter is connected to the first inverse input of the second element And and the first direct input of the third element And, the fourth digit of the counter’s parallel output is connected to the second inverse input of the second element And the first inverse input of the second element And the fifth bit of the counter’s parallel output is connected to the third inverse input of the second element And the second inverse input of the third element And, the output of the second element And is connected with the record entry of the second shift register, the clock input of which is connected to the output of the third element And, the first bit of the parallel input of the second shift register is connected to the source of the logical unit, the second the first bit of the parallel input of the second shift register is connected to a logical zero source, the serial output of the second shift register is connected to the first input of the OR element, the second input of which is connected to the serial output of the first shift register, the output of the OR element is connected to the load information output, the load clock input is connected to the second input of the first element And and the second direct input of the third element I.