RU2030114C1 - Device for reception and transmission of asynchronous information - Google Patents

Device for reception and transmission of asynchronous information Download PDF

Info

Publication number
RU2030114C1
RU2030114C1 SU925045428A SU5045428A RU2030114C1 RU 2030114 C1 RU2030114 C1 RU 2030114C1 SU 925045428 A SU925045428 A SU 925045428A SU 5045428 A SU5045428 A SU 5045428A RU 2030114 C1 RU2030114 C1 RU 2030114C1
Authority
RU
Russia
Prior art keywords
read
addresses
write
recording
address
Prior art date
Application number
SU925045428A
Other languages
Russian (ru)
Inventor
В.Ю. Юшков
гков И.В. М
И.В. Мягков
Original Assignee
Центральное конструкторское бюро Министерства связи РФ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Центральное конструкторское бюро Министерства связи РФ filed Critical Центральное конструкторское бюро Министерства связи РФ
Priority to SU925045428A priority Critical patent/RU2030114C1/en
Application granted granted Critical
Publication of RU2030114C1 publication Critical patent/RU2030114C1/en

Links

Images

Landscapes

  • Signal Processing For Digital Recording And Reproducing (AREA)

Abstract

FIELD: digital electric communication. SUBSTANCE: device includes storage 1, switch 2, D flip-flop 3, unit of correction of reading of addresses, former 5 of recording signal "by condition", counter 6 of recording addresses, counter 7 of reading addresses, wire 8 of recording addresses, wire 9 of higher position of recording addresses, wire 10 of reading addresses, wire 11 of higher position of reading addresses, common address wire 12. Device provides for capability of addressing storage under conditions of recording and reading for the course of one reading cycle and for use of cyclic correction of reading address with reference to recording address. EFFECT: simplified design, elimination of restrictions for duration of communication cession. 3 dwg

Description

Изобретение относится к цифровой электросвязи и предназначено для синхронизации принимаемого потока информации, тактируемого частотой сопровождения, с частотой тактового генератора в приемнике потока. The invention relates to digital telecommunications and is intended to synchronize the received stream of information, clocked by the tracking frequency, with the frequency of the clock generator in the stream receiver.

Существуют системы цифровой передачи данных, в которых необходимо обеспечивать обмен информацией, при этом передача производится последовательным способом на фиксированной частоте передатчика. При передаче информации по реальным физическим линиям происходят фазовые и временные искажения тактовой частоты, в результате чего на входе приемника данной информации последняя отличается на неопределенную величину от исходной. Если принятую информацию необходимо передавать далее в составе группового сигнала, тактируемого собственной опорной частотой, то за счет отличия принятой и опорной частот неизбежно возникают искажения в результатах обработки, причем величина этих искажений тем больше, чем сильнее принятая сопровождающая частота отличается от опорной по фазе и значению. There are digital data transmission systems in which it is necessary to ensure the exchange of information, while the transmission is carried out in a sequential manner at a fixed transmitter frequency. When transmitting information on real physical lines, phase and temporal distortions of the clock frequency occur, as a result of which at the input of the receiver of this information the latter differs by an indefinite amount from the original. If the received information must be transmitted further as part of a group signal clocked by its own reference frequency, then due to the difference between the received and reference frequencies, distortions in the processing results inevitably occur, and the magnitude of these distortions is greater, the stronger the accompanying frequency differs from the reference frequency in phase and value .

Известны способы совмещения указанных частот, использующие промежуточное запоминающее устройство (ЗУ), информация в которое записывается со скоростью, определяемой частотой сопровождения принимаемого сигнала, а чтение записываемой информации производится со скоростью, определяемой частотой опорного генератора приемника. Принципиально невозможно сделать объем ЗУ бесконечно большим, поэтому в реальных устройствах применяется циклический метод записи информации, при котором запись производится в ячейки памяти ЗУ, начиная с самой младшей и заканчивая старшей, после чего цикл записи повторяется. Таким образом, информация, записанная в первом цикле записи, неизбежно заменяется на новую во втором цикле, в свою очередь информация второго цикла заменяется информацией третьего цикла и т. д. Для вывода поступающей и записываемой в ячейки памяти ЗУ информации необходимо обеспечить процесс чтения таким образом, чтобы каждая ячейка ЗУ, записанная в первом цикле записи, была прочитана до второго цикла записи. Если частоты записи и чтения равны между собой, то данное требование выполняется автоматически, т. е. процессы записи и чтения синхронны. В случае различных величин этих частот, что имеет место при поступлении частоты записи из физического канала связи, возможны случаи, когда частота записи больше, меньше или равна частоте чтения и, кроме того, может отличаться фазой состояния. Known methods of combining these frequencies using an intermediate storage device (memory), the information in which is recorded at a speed determined by the tracking frequency of the received signal, and the reading of the recorded information is performed at a speed determined by the frequency of the reference generator of the receiver. It is fundamentally impossible to make the memory volume infinitely large, therefore, in real devices, a cyclic method of recording information is used, in which recording is performed in memory cells of the memory, starting with the youngest and ending with the oldest, after which the recording cycle is repeated. Thus, the information recorded in the first recording cycle is inevitably replaced by new information in the second cycle, in turn, the information of the second cycle is replaced by information of the third cycle, etc. so that each memory cell recorded in the first write cycle is read before the second write cycle. If the write and read frequencies are equal, then this requirement is satisfied automatically, that is, the processes of writing and reading are synchronous. In the case of different values of these frequencies, which occurs when the recording frequency arrives from the physical communication channel, there may be cases when the recording frequency is greater than, less than, or equal to the read frequency, and, in addition, may differ in state phase.

Метод с использованием промежуточного ЗУ в качестве блока асинхронного сопряжения применен в аппаратуре ИКМ-120. Собственно ЗУ данной аппаратуры представляет собой набор триггеров (ячеек памяти), запись и чтение которых осуществляются под управлением сигналов, вырабатываемых распределителем записи и распределителем считывания, изменяющих номер триггера со скоростями поступления частот записи и считывания, а результат чтения через систему схем совпадения, объединенных через схему ИЛИ, фиксируется (стробируется) отдельным триггером, на выходе которого формируется считанная импульсная последовательность. Число ячеек памяти выбирается таким, чтобы момент считывания никогда не совпадал с моментом записи. Минимальное число ячеек памяти зависит от длительности цикла приема-передачи, который определяется передачей в потоке специальных синхронизирующих символов. Стандартный цикл ИКМ-канала содержит 256 тактов сопровождающей частоты, поэтому в общем случае число ячеек памяти должно быть кратным данной величине. Использование триггеров в качестве ячеек памяти в данном случае невыгодно из-за сложностей конструктивного, экономического и энергетического порядков. The method using an intermediate memory as an asynchronous interface unit is used in PCM-120 equipment. Actually, the memory of this equipment is a set of triggers (memory cells), the recording and reading of which are carried out under the control of the signals generated by the write distributor and the read distributor, which change the trigger number with the arrival rates of the write and read frequencies, and the result of reading through the system of matching schemes combined through OR circuit, is fixed (gated) by a separate trigger, at the output of which a read pulse sequence is formed. The number of memory cells is chosen so that the moment of reading never coincides with the moment of recording. The minimum number of memory cells depends on the length of the transmit-receive cycle, which is determined by the transmission of special synchronizing symbols in the stream. A standard PCM channel cycle contains 256 clock cycles of the accompanying frequency, therefore, in the general case, the number of memory cells must be a multiple of this value. The use of triggers as memory cells in this case is disadvantageous due to the difficulties of the constructive, economic and energy orders.

Известно также устройство асинхронного сопряжения, работающее по рассмотренному принципу с использованием промежуточного ЗУ, состоящего из двух блоков памяти и дополнительного блока промежуточной памяти, в который предварительно записывается код адреса сравнения счетчика адреса записи и счетчика адреса считывания, что обеспечивает переключение блоков памяти при совпадении адресов записи и чтения, тем самым исключая одновременное обращение по записи и чтению к одной ячейке памяти. An asynchronous interface device is also known that works on the basis of the considered principle using an intermediate memory consisting of two memory blocks and an additional intermediate memory block, into which the code for comparing the write address counter and read address counter is pre-written, which ensures switching the memory blocks when the write addresses match and reading, thereby eliminating the simultaneous access to write and read to the same memory cell.

Недостатками известного устройства являются его сложность и ограничение продолжительности сеанса связи. The disadvantages of the known device are its complexity and limitation of the duration of the communication session.

Цель изобретения - упрощение устройства и устранение ограничений по продолжительности сеанса связи. The purpose of the invention is to simplify the device and remove restrictions on the duration of the communication session.

На фиг. 1 представлена структурная электрическая схема устройства приема и передачи асинхронной информации; на фиг. 2 и 3 - временные диаграммы, поясняющие его работу. In FIG. 1 is a structural electrical diagram of a device for receiving and transmitting asynchronous information; in FIG. 2 and 3 are timing diagrams explaining its operation.

Устройство приема и передачи асинхронной информации содержит блок 1 памяти, коммутатор 2, Д-триггер 3, блок 4 коррекции адресов чтения, формирователь 5 сигнала записи "по условию", счетчик 6 адресов записи, счетчик 7 адресов чтения, шину 8 адресов записи, шину 9 старших разрядов адресов записи, шину 10 адресов чтения, шину 11 старших разрядов адресов чтения, общую адресную шину 12. The device for receiving and transmitting asynchronous information contains a memory unit 1, a switch 2, a D-trigger 3, a read address correction block 4, a conditional write signal shaper 5, a write address counter 6, a read address counter 7, a write address bus 8, a write bus 9 high-order bits of write addresses, a bus 10 of read addresses, a bus 11 high-order bits of read addresses, a common address bus 12.

Устройство приема и передачи асинхронной информации работает следующим образом. A device for receiving and transmitting asynchronous information operates as follows.

Оно обеспечивает сопряжение двух асинхронных частот, одна из которых, частота записи (F3), может менять величину и фазу, а другая, частота чтения (Fчт), является фиксированной стабильной частотой опорного генератора. Информационный поток, поступающий на вход устройства, тактируется частотой записи и под управлением этой частоты записывается в Д-триггер 3, где сохраняется в течение одного такта частоты записи. Частота записи управляет работой счетчика 6 адресов записи, обеспечивая по шине 8 циклическое изменение адреса с периодом изменения в один такт записи. Старшая часть адресного пространства вводится в блок 4 коррекции адресов чтения, который корректирует состояние адреса чтения под управлением производного сигнала частоты чтения по достижении счетчиком 6 адресов записи значения, совпадающего с текущим значением счетчика 7 адресов чтения.It provides a pair of two asynchronous frequencies, one of which, the recording frequency (F 3 ), can change the magnitude and phase, and the other, the reading frequency (F Th ), is a fixed stable frequency of the reference generator. The information flow entering the input of the device is clocked by the recording frequency and under the control of this frequency is recorded in the D-trigger 3, where it is stored for one clock cycle of the recording frequency. The recording frequency controls the operation of the counter 6 recording addresses, providing bus 8 cyclic change of address with a period of change of one clock cycle recording. The older part of the address space is entered into the read address correction block 4, which corrects the state of the read address under the control of the derived signal of the read frequency when the counter 6 reaches the write address of the value that matches the current value of the counter 7 of the read addresses.

Для исключения возможности одновременного появления сигналов разрешения чтения и записи на блоке 1 памяти и коммутаторе 2 введен формирователь 5 сигналов записи "по условию", на входы которого поступают сигналы частот записи чтения. Он обеспечивает контроль фазы частоты записи, сравнивая ее с фазой частоты чтения таким образом, чтобы в момент формирования сигнала чтения не появлялся сигнал записи. To exclude the possibility of the simultaneous occurrence of read and write enable signals on the memory unit 1 and the switch 2, a shaper of write signals 5 is introduced “by condition”, to the inputs of which the read write frequency signals are received. It provides control of the phase of the recording frequency, comparing it with the phase of the read frequency so that at the time the read signal is generated, the write signal does not appear.

Частота чтения (Fчт) поступает в счетчик 7 адресов чтения и обеспечивает циклическое изменение состояния шины 10 адресов чтения. Коммутатор 2 в соответствии с поступающими на его входы адресами записи или чтения управляет через общую адресную шину 12 выбором ячейки памяти блока 1 памяти. На общей адресной шине 12 попеременно появляется адрес чтения и записи в зависимости от поступления на управляющие входы коммутатора 2 сигналов чтения и записи. Этими же сигналами управляется и блок 1 памяти, в результате чего при действии сигнала чтения обеспечивается чтение заданной адресом чтения ячейки памяти и бит данных из этой ячейки появляется на выходе блока 1 памяти, а при действии сигнала записи обеспечивается запись бита данных из Д-триггера 3 в заданную адресом записи ячейку памяти блока 1 памяти через его информационный вход.The read frequency (F Th ) is supplied to the counter 7 read addresses and provides a cyclic change in the state of the bus 10 read addresses. The switch 2, in accordance with the addresses of the write or read, arriving at its inputs, controls via the general address bus 12 the selection of the memory cell of the memory unit 1. On the common address bus 12, the read and write address appears alternately depending on the receipt of read and write signals at the control inputs of the switch 2. The memory block 1 is also controlled by these signals, as a result of which, when the read signal is in effect, the memory cell specified by the read address is read and the data bit from this cell appears at the output of the memory block 1, and when the write signal is in effect, the data bit is recorded from the D-trigger 3 in the memory location of the memory unit 1 specified by the recording address through its information input.

Блок 4 коррекции адресов чтения работает следующим образом. Block 4 correction of read addresses works as follows.

Изменение текущего адреса чтения в пределах заданного числа производится блоком 4 по достижении счечиком 6 адресов чтения значения, равного значению счетчика 7 адресов чтения. Коррекция адреса чтения происходит под воздействием сигнала коррекции (Fчт/n) за счет изменения старших разрядов адреса чтения один раз в цикл при условии, что текущее значение данных разрядов совпадает с текущим значением аналогичных разрядов счетчика 6 адресов записи, т. е. блок 4 изменяет состояние шины 10 адресов чтения таким образом, что коррекция всегда производится на строго фиксированную величину, определяемую числом тактов (n) в цикле.Changing the current read address within the specified number is performed by block 4 when the counter 6 reaches the read address value equal to the value of the counter 7 read addresses. Correction of the read address occurs under the influence of the correction signal (F Th / n) by changing the upper bits of the read address once per cycle, provided that the current value of these bits coincides with the current value of similar bits of the counter 6 write addresses, i.e. block 4 changes the state of the bus 10 read addresses in such a way that the correction is always performed on a strictly fixed value determined by the number of ticks (n) in the cycle.

Рассмотрим диаграмму сигналов, поясняющую принцип действия блока 4 коррекции адресов чтения (фиг. 2). На фиг. 2б приведена диаграмма сигналов разрядов 2t и 2t+1 счетчика 6 адресов записи, на фиг. 2а и 2в - диаграммы сигналов разрядов 2n и 2n+1 шины 10 адресов чтения для случаев, когда частота чтения ниже и выше частоты записи. Из диаграмм видно, что изменение состояния разрядов 2n и 2n+1 производится синхронно с поступлением частоты сравнения (Fср = Fчт/n) сигнала коррекции один раз в цикл, причем это изменение происходит по закону деления на два и только в указанные на диаграммах моменты времени I, т. е. в моменты поразрядного совпадения сигналов 2n и 2t, 2n+1 и 2t+1 изменяется очередной адрес чтения, чем обеспечивается несовпадение ячеек блока 1 памяти при записи и чтении.Consider a signal diagram explaining the principle of operation of the reading address correction block 4 (Fig. 2). In FIG. 2b is a signal diagram of the bits 2 t and 2 t + 1 of the counter 6 of the write addresses, in FIG. 2a and 2c are signal diagrams of bits 2 n and 2 n + 1 of the bus 10 of read addresses for cases when the read frequency is lower and higher than the write frequency. The diagrams show that the change in the state of bits 2 n and 2 n + 1 is carried out synchronously with the arrival of the comparison frequency (F cf = F Th / n) of the correction signal once per cycle, and this change occurs according to the law of division into two and only in the indicated on the diagrams, time instants I, i.e., at the moments of bitwise coincidence of signals 2 n and 2 t , 2 n + 1 and 2t + 1, the next read address changes, which ensures the mismatch of the cells of memory unit 1 during recording and reading.

Формирователь 5 сигналов записи "по условию" работает следующим образом. Shaper 5 recording signals "conditionally" works as follows.

Как уже указывалось, он вырабатывает сигналы чтения и записи, которые являются управляющими для блока 1 памяти и коммутатора 2, исключая возможность их одновременного появления. Возможность одновременного появления сигналов чтения и записи возникает из-за того, что фазы частот записи и чтения в общем случае отличаются друг от друга и длительность периодов указанных частот разная, а это может привести к такому состоянию, когда возможно совпадение моментов передачи сигналов чтения и записи. Алгоритм работы формирователя 5 заключается в том, что в подобной ситуации обеспечивается появление на соответствующем выходе только сигнала чтения при задержке сигнала записи до полного окончания сигнала чтения. Если в пределах одного цикла чтение-запись сигнал записи по длительности действия успевает сформироваться до момента начала действия сигнала чтения, то формирователь 5 вырабатывает сигнал записи, который появляется на соответствующем выходе, в противном случае вывод сигнала записи задерживается, как это было отмечено выше. Таким образом, исключается возможность одновременного появления сигналов чтения и записи на выходах формирователя 5. As already indicated, it generates read and write signals that are control signals for the memory unit 1 and switch 2, eliminating the possibility of their simultaneous appearance. The possibility of the simultaneous appearance of read and write signals arises due to the fact that the phases of the write and read frequencies in the general case differ from each other and the duration of the periods of the indicated frequencies is different, and this can lead to a state where the timing of the transmission of read and write signals is possible . The algorithm of the shaper 5 is that in such a situation, only the read signal appears at the corresponding output when the write signal is delayed until the read signal ends. If within one read-write cycle the write signal in terms of duration has time to form before the start of the read signal, then the driver 5 generates a write signal that appears on the corresponding output, otherwise the output of the write signal is delayed, as noted above. Thus, the possibility of the simultaneous appearance of read and write signals at the outputs of the shaper 5 is excluded.

Рассмотрим диаграмму сигналов, поясняющую принцип работы формирователя 5 сигналов записи "по условию" (фиг. 3). На фиг. 3а показана последовательность адресов чтения (Ачт), на фиг. 3б - сигналы частоты чтения (Fчт), а на фиг. 3в - последовательность сигналов чтения на выходе формирователя 5.Consider a signal diagram explaining the principle of operation of the shaper 5 of the recording signals "conditionally" (Fig. 3). In FIG. 3a shows a sequence of read addresses (A Th ), FIG. 3b - read frequency signals (F Th ), and in FIG. 3c is a sequence of read signals at the output of the driver 5.

Как видно из указанных выше диаграмм, сигнал чтения синхронен с сигналом частоты чтения Fчт и соответственно с сигналом адреса чтения Ачт, т.е. за один такт чтения (один период частоты чтения Тчт) формируется один сигнал чтения.As can be seen from the above diagrams, the read signal is synchronized with the read frequency signal F Th and, accordingly, with the read address signal A Th , i.e. in one reading cycle (one period of reading frequency T Th ), one reading signal is generated.

На фиг. 3д представлена последовательность сигналов с частотой записи F3, которая в общем случае асинхронна по отношению к частоте Fчт и отличается от нее длительностью периода (Тчт ≠ Тзп). На фиг. 3г показана последовательность адресов записи А3, а на фиг. 3е - последовательность сигналов записи на выходе формирователя 5.In FIG. 3d shows a sequence of signals with a recording frequency F 3 , which in the general case is asynchronous with respect to the frequency F Th and differs from it by the duration of the period (T Th ≠ T sn ). In FIG. 3g shows the sequence of write addresses A 3 , and in FIG. 3e - a sequence of recording signals at the output of the driver 5.

Из рассмотренного выше алгоритма работы формирователя 5 и диаграмм, показанных на фиг. 3, видно, что изменение адреса записи, синхронное с частотой записи F3, вызывает появление сигнала записи только в том случае, если в этот момент не формируется сигнал чтения. Кроме того, из диаграмм видно, что сигнал записи может иметь место в пределах периода записи как до формирования сигнала чтения, так и после (позиции I и III соответственно).From the operation algorithm of the former 5 and the diagrams shown in FIG. 3, it can be seen that a change in the write address synchronous with the write frequency F 3 causes the write signal to appear only if at that moment a read signal is not generated. In addition, the diagrams show that the recording signal can take place within the recording period both before the formation of the read signal and after (positions I and III, respectively).

Claims (1)

УСТРОЙСТВО ПРИЕМА И ПЕРЕДАЧИ АСИНХРОННОЙ ИНФОРМАЦИИ, содержащее блок памяти, коммутатор, счетчик адресов чтения и счетчик адресов записи, выходы которого через шину адресов записи соединены с входами адресов записи коммутатора, к входам адресов чтения которого через шину адресов чтения подключены выходы счетчика адресов чтения, а выходы коммутатора через общую адресную шину соединены с адресными входами блока памяти, при этом входы счетчиков адресов записи и адресов чтения являются соответственно входами тактовой частоты записи и тактовой частоты чтения устройства, отличающееся тем, что в него введены блок коррекции адресов чтения, формирователь сигналов записи по условию и D-триггер, выход которого подключен к информационному входу блока памяти, к входу разрешения чтения которого и первому управляющему входу коммутатора подключен выход сигнала чтения формирователя сигналов записи по условию, выход сигнала записи которого подключен к входу разрешения записи блока памяти и второму управляющему входу коммутатора, при этом первый выход формирователя сигналов записи по условию является входом тактовой частоты устройства, входом тактовой частоты записи которого является второй вход формирователя сигналов записи по условию, соединенный с управляющим входом D-триггера, причем выходы старших разрядов счетчика адресов записи через шину старших разрядов адресов записи соединены с входами блока коррекции адресов чтения, выходы которого через шину старших разрядов адресов чтения соединены с входами старших разрядов адресов чтения коммутатора, а выход сигнала коррекции счетчика адресов чтения подключен к управляющему входу блока коррекции адресов чтения, при этом информационный вход D-триггера является информационным входом устройства, выходом которого является выход блока памяти. A RECEIVING AND TRANSMISSION DEVICE FOR ASYNCHRONOUS INFORMATION, which contains a memory block, a switch, a read address counter and a write address counter, the outputs of which are connected through the write address bus to the write address inputs of the switch, the read address counter outputs are connected to the read address inputs through the read address bus, and the outputs of the switch through a common address bus are connected to the address inputs of the memory block, while the inputs of the counters of the write addresses and read addresses are respectively the inputs of the write clock frequency and so on a new read frequency of the device, characterized in that a read address correction block, a conditioner of the write signals are inserted into it, and a D-trigger, the output of which is connected to the information input of the memory block, the read signal output is connected to the read permission input and the first control input of the switch a recording signal shaper according to a condition, the output of a recording signal of which is connected to a recording permission input of a memory block and a second control input of the switch, the first output of a recording signal shaper The condition is the input clock frequency of the device, the input clock frequency of the recording of which is the second input of the shaper of the recording signals by condition, connected to the control input of the D-trigger, and the outputs of the upper bits of the counter of the write addresses via the bus of the upper bits of the write addresses are connected to the inputs of the read address correction block the outputs of which are connected through the bus of the upper bits of the read addresses to the inputs of the high bits of the read addresses of the switch, and the output of the correction signal of the counter of the read addresses is connected the control input of read address correction unit, and the data input D-flip-flop is a data input device, the output of which is the output of the storage unit.
SU925045428A 1992-06-02 1992-06-02 Device for reception and transmission of asynchronous information RU2030114C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU925045428A RU2030114C1 (en) 1992-06-02 1992-06-02 Device for reception and transmission of asynchronous information

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU925045428A RU2030114C1 (en) 1992-06-02 1992-06-02 Device for reception and transmission of asynchronous information

Publications (1)

Publication Number Publication Date
RU2030114C1 true RU2030114C1 (en) 1995-02-27

Family

ID=21605849

Family Applications (1)

Application Number Title Priority Date Filing Date
SU925045428A RU2030114C1 (en) 1992-06-02 1992-06-02 Device for reception and transmission of asynchronous information

Country Status (1)

Country Link
RU (1) RU2030114C1 (en)

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР N 1396287, кл. H 04J 3/06, 1986. *
Аппаратура ИКМ-120. Под ред.Л.С.Левина. М.: Радио и связь, 1989, с.44-49, рис.24. *

Similar Documents

Publication Publication Date Title
US5282196A (en) Bursted and non-bursted data router
US4393301A (en) Serial-to-parallel converter
US3961138A (en) Asynchronous bit-serial data receiver
US5033045A (en) Circuit element - cross-point between two bus lines
GB960511A (en) Improvements to pulse transmission system
RU2030114C1 (en) Device for reception and transmission of asynchronous information
US4307462A (en) Synchronous demultiplexer with elastic dual-memory bit store for TDM/PCM telecommunication system
RU2054809C1 (en) Device for synchronization of digital flows
RU2043652C1 (en) Device for interface between computer and communication channel
RU2018942C1 (en) Device for interfacing users with computer
SU1543445A1 (en) Method of marking information combinations in systems of sequential record with two-frequency coding and write and reproduction devices
SU1319301A1 (en) Element-to-element synchronizing device
SU1721627A1 (en) Method of and device for magnetic recording of digital data
JPH07131492A (en) Multistage repeating system
SU768001A1 (en) Multichannel digital phase demodulator
SU1054924A1 (en) Binary signal demodulation device
SU1238259A1 (en) Device for reception of discrete information
SU1119184A1 (en) System for transmitting and receiving discrete information
SU788416A1 (en) Device for cophasal receiving of pulse signals
SU866772A1 (en) Device for cyclic synchronization
SU1193836A1 (en) Device for transmission of digital information
SU1411759A1 (en) User interface
SU1107336A2 (en) Vertical synchronization device
RU2248677C1 (en) Device for group cycle synchronization
SU1142899A1 (en) Start-stop receiving device

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20040603