Claims (1)
Активная фазированная антенная решетка, содержащая первый когерентный СВЧ гетеродин, синхронизатор, первый и второй делитель мощности, центральный процессор, N приемо-передающих модулей (ППМ), первые входы которых соединены с одним из выходов первого делителя мощности, номер которого соответствует номеру ППМ, вторые входы ППМ соединены с одним из выходов второго делителя мощности, номер которого соответствует номеру ППМ, третий выход синхронизатора соединен с входом второго делителя мощности, первый вход каждого ППМ через последовательно соединенные векторный модулятор, усилитель мощности, циркулятор и пятый вход-выход ППМ соединен с элементом антенной решетки (АР), номер которого соответствует номеру ППМ, ключ защиты каждого ППМ соединен с входом малошумящего усилителя, фильтр промежуточной частоты каждого ППМ через аналого-цифровой преобразователь, шестой выход ППМ и сигнальную шину соединен с третьим (сигнальным) входом центрального процессора, первый и второй вход каждого ППМ соединены с одноименными входами векторного модулятора, первый вход векторного модулятора через квадратурный балансный смеситель соединен с четвертым выходом векторного модулятора, второй вход векторного модулятора через квадратурный генератор прямого цифрового синтеза (КГПС) соединен со вторым входом квадратурного балансного смесителя, третий вход которого соединен со вторым выходом КГПС, отличающаяся тем, что введены последовательно соединенные второй когерентный гетеродин и коммутатор, выход которого соединен с входом первого делителя мощности, преселектор, смеситель и программируемая логическая интегральная схема (ПЛИС) в каждый ППМ, при этом второй выход циркулятора в каждом ППМ через преселектор соединен с первым входом ключа защиты, выход малошумящего усилителя каждого ППМ через смеситель соединен с входом фильтра промежуточной частоты, первый вход каждого ППМ соединен со вторым входом смесителя, третий вход-выход КГПС через третий вход-выход векторного модулятора соединен с третьим входом-выходом ПЛИС, второй вход каждого ППМ соединен с первым входом ПЛИС, четвертый выход ПЛИС соединен со вторым входом усилителя мощности, пятый выход ПЛИС соединен со вторым входом ключа защиты, шестой выход ПЛИС соединен со вторым входом преселектора, седьмой и восьмой выходы ПЛИС соединены с третьим и четвертым входами АЦП соответственно, второй выход первого когерентного СВЧ гетеродина соединен с первым входом коммутатора, второй выход синхронизатора соединен с третьим (управляющим) входом коммутатора и через третьи входы каждого ППМ со вторыми входами ПЛИС, (N+1)-й выход второго делителя мощности соединен с третьим входом первого и второго когерентного СВЧ гетеродина, второй вход-выход центрального процессора через шину управления соединен с первым входом-выходом первого и второго когерентного СВЧ гетеродина, с первым входом-выходом синхронизатора, через четвертые входы-выходы каждого ППМ соединен с девятым входом-выходом ПЛИС, первый вход-выход центрального процессора обеспечивает связь АФАР с потребителем; при этом центральный процессор для заданного потребителем режима работы АФАР выдает команды установки частоты в первый и второй когерентный СВЧ гетеродин, установки периода повторения и длительности зондирующего импульса в синхронизатор, установки начальной фазы и амплитуды сигнала индивидуально для каждого ППМ, одинаковых параметров модуляции сигнала и приемного строба в ПЛИС каждого ППМ; центральный процессор по известным алгоритмам выполняет цифровую обработку принятого сигнала; ПЛИС в каждом ППМ обеспечивает настройку полосы пропускания преселектора, установку параметров сигнала в КГПС, на время формирования зондирующего импульса включает усилитель мощности и запирает ключ защиты приемника, формирует последовательность импульсов дискретизации и приемный строб-импульс для управления работой АЦП.
An active phased antenna array containing a first coherent microwave local oscillator, a synchronizer, a first and second power divider, a central processor, N transceiver modules (PPM), the first inputs of which are connected to one of the outputs of the first power divider, the number of which corresponds to the PPM number, the second PPM inputs are connected to one of the outputs of the second power divider, the number of which corresponds to the PPM number, the third synchronizer output is connected to the input of the second power divider, the first input of each PPM through a follower but the connected vector modulator, power amplifier, circulator and the fifth PPM input-output are connected to an antenna array element (AR), whose number corresponds to the PPM number, the protection key of each PPM is connected to the input of a low-noise amplifier, the intermediate frequency filter of each PPM through an analog-to-digital converter , the sixth PPM output and the signal bus are connected to the third (signal) input of the central processor, the first and second input of each PPM are connected to the same inputs of the vector modulator, the first input of the vector mod through a quadrature balanced mixer connected to the fourth output of the vector modulator, the second input of the vector modulator through a quadrature generator of direct digital synthesis (KGPS) is connected to the second input of the quadrature balanced mixer, the third input of which is connected to the second output of the KGPS, characterized in that the second connected in series coherent local oscillator and switch, the output of which is connected to the input of the first power divider, preselector, mixer and programmable logic integrated circuit mA (FPGA) in each PPM, while the second output of the circulator in each PPM is connected via a selector to the first input of the protection key, the output of the low-noise amplifier of each PPM through the mixer is connected to the input of the intermediate frequency filter, the first input of each PPM is connected to the second input of the mixer, the third KGPS input-output through the third input-output of the vector modulator is connected to the third FPGA input-output, the second input of each PPM is connected to the first FPGA input, the fourth FPGA output is connected to the second input of the power amplifier, the fifth FPGA output with it is single with the second input of the protection key, the sixth FPGA output is connected to the second preselector input, the seventh and eighth FPGA outputs are connected to the third and fourth ADC inputs, respectively, the second output of the first coherent microwave local oscillator is connected to the first input of the switch, the second synchronizer output is connected to the third (control ) the input of the switch and through the third inputs of each PPM with the second inputs of the FPGA, the (N + 1) -th output of the second power divider is connected to the third input of the first and second coherent microwave local oscillator, the second input-output is the neutral processor through the control bus is connected to the first input-output of the first and second coherent microwave local oscillator, with the first input-output of the synchronizer, through the fourth input-output of each PPM is connected to the ninth input-output of the FPGA, the first input-output of the central processor provides AFAR communication with consumer; at the same time, the central processor for the operating mode specified by the consumer AFAR issues commands to set the frequency in the first and second coherent microwave local oscillator, set the repetition period and duration of the probe pulse to the synchronizer, set the initial phase and signal amplitude individually for each MRP, the same signal modulation parameters and the receiving strobe in FPGA of each PPM; the central processor according to known algorithms performs digital processing of the received signal; FPGA in each MRP provides tuning of the preselector bandwidth, setting the signal parameters in the CGPS; for the duration of the probing pulse formation, it turns on the power amplifier and locks the receiver protection key, generates a sampling pulse sequence and a receiving strobe pulse to control the ADC operation.