RU2003233C1 - Device for error determination in pseudorandom test signal - Google Patents
Device for error determination in pseudorandom test signalInfo
- Publication number
- RU2003233C1 RU2003233C1 SU4812124A RU2003233C1 RU 2003233 C1 RU2003233 C1 RU 2003233C1 SU 4812124 A SU4812124 A SU 4812124A RU 2003233 C1 RU2003233 C1 RU 2003233C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- inputs
- output
- signal
- outputs
- Prior art date
Links
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
Использование в технике электросв зи, в частности в устройствах выделени ошибок из цифрового испытательного сигнала в виде псевдослучайной последовательности Сущность изобретени устройство выделени ошибок из псевдослучайного испытательного сигнала содержит входной коммутатор генератор псевдослучайной последовательности (ПСП), блок компараторов выходной коммутатор , формирователь тактовой частоты анализатор входного сигнала, блоки регистрации и сигналов перерывов св зи и проскальзывани Устройство обеспечивает повышение достоверности выделени ошибок. 2 илUse in telecommunication technology, in particular in devices for extracting errors from a digital test signal in the form of a pseudo-random sequence Summary of the invention, a device for extracting errors from a pseudo-random test signal contains an input switch, a pseudo-random sequence generator (PSP), a comparator unit, an output switch, a clock generator, an input signal analyzer , blocks of registration and signals of interruptions of communication and slippage The device provides increased e reliability of isolating errors. 2 silt
Description
Изобретение относитс к электросв зи, конкретно к устройствам выделени ошибок из цифрового испытательного сигнала в виде псевдослучайной последовательности (ПСП), а также дл обнаружени проскальзываний цифрового сигнала (нарушение синхронизации.расфазировани )и перерывов св зи.The invention relates to telecommunications, in particular to devices for extracting errors from a digital test signal in the form of a pseudorandom sequence (PRP), as well as for detecting digital signal slippage (synchronization disruption) and communication interruptions.
Целью изобретени вл етс повышение достоверности выделени ошибок.An object of the invention is to increase the reliability of error detection.
На фиг.1 и 2 представлены структурные электрические схемы двух вариантов выполнени устройства выделени ошибок из псевдослучайного исполнительного сигнала .Figures 1 and 2 show structural electrical circuits of two embodiments of a device for extracting errors from a pseudo-random execution signal.
Устройство выделени ошибок из псевдослучайного испытательного сигнала содержит входной коммутатор 1, генератор 2 псевдослучайной последовательности (ПСП), блок компараторов 3, выходной коммутатор 4, формирователь 5 тактовой частоты , анализатор 6 входного сигнала, блок регистрации 7 сигналов перерывов св зи и блок регистрации 8 сигналов проскальзывани .A device for isolating errors from a pseudo-random test signal contains an input switch 1, a pseudo-random sequence generator (PSP) 2, a comparator unit 3, an output switch 4, a clock driver 5, an input signal analyzer 6, a recording unit of 7 interruption signals, and a recording unit of 8 signals slippage.
Генератор 2 ПСП в параллельном коде по первому варианту устройства (фиг.1) выполнен в виде двух (при q 2) или нескольких (q 2) параллельных цепей, кажда из которых содержит цепочку последовательно включенных D-триггеров 2,1, в определенных точках которой в разрыв цепочки включены один или несколько сумматоров 2. 3 по модулю два, вторые входы которых подключены к выходам соответствующих D- триггеров 2.1. Количество сумматоров 2.3 и точки подключени его входов рассчитывают по виду порождающего (образующего) полинома.The SRP generator 2 in parallel code according to the first embodiment of the device (Fig. 1) is made in the form of two (at q 2) or several (q 2) parallel circuits, each of which contains a chain of D-triggers 2.1 connected in series, at certain points which in the break of the chain includes one or more adders 2. 3 modulo two, the second inputs of which are connected to the outputs of the corresponding D-flip-flops 2.1. The number of adders 2.3 and the points of connection of its inputs are calculated by the form of the generating (generating) polynomial.
Вход первого в цепочке D-триггера 2.1 вл етс соответственно сигнальным входом генератора 2 ПСП, соответствующим выходом которого вл етс выход последнего D-триггера.в цепочке. Кроме того, в разрыв каждой цепочки включен сумматор 2.2 по модулю два, который выполн ет роль корректора ошибок в проход щем сигнале и второй вход его вл етс соответствующим входом коррекции блока. Точка включени этого сумматора в цепочке об зательно должна быть ближе к входу ветви, чем; точка подключени ближайшего схода сумматора 2.3. Объединение входы синхронизации 6-триг- геров 2.1 вл ютс входом синхронизации блока.The input of the first D-flip-flop 2.1 in the chain is, respectively, the signal input of the SRP generator 2, the corresponding output of which is the output of the last D-flip-flop. In addition, an adder 2.2 modulo two, which acts as an error corrector in the transmitted signal, and its second input is the corresponding block correction input, is included in the gap of each chain. The switch-on point of this adder in the chain must necessarily be closer to the branch input than; point of connection of the nearest vanishing point of the adder 2.3. The combination of the synchronization inputs of 6-flip-flops 2.1 is the synchronization input of the block.
Блок компараторов 3 выполнен в виде двух или нескольких цепей, кажда из которых содержит последовательн/о соединенные сумматор 3.1 по модулю два иThe comparator unit 3 is made in the form of two or more circuits, each of which contains a series / o connected adder 3.1 modulo two and
D-триггеры 3,2 и 3.3. Причем первый и второй входы сумматора вл ютс соответствующими входами первой и второй группы входов, выход D-триггера 3.2 вл етс соответствующим сигнальным выходом, а выход D-триггера 3.3 - соответствующим выходом коррекции блока. Вход установки этого триггера вл етс соответствующим управл ющим входом блока, входом синхронизации которого вл ютс объединенные входы синхронизации D-триггеров 3.2, 3.3. Анализатор 6 входного сигнала выполнен в виде двух или нескольких параллельных цепей, структура которых аналогичнаD-triggers 3.2 and 3.3. Moreover, the first and second inputs of the adder are the corresponding inputs of the first and second groups of inputs, the output of the D-trigger 3.2 is the corresponding signal output, and the output of the D-trigger 3.3 is the corresponding output of the block correction. The installation input of this trigger is the corresponding control input of the block, the synchronization input of which is the combined synchronization inputs of the D-flip-flops 3.2, 3.3. The analyzer 6 of the input signal is made in the form of two or more parallel circuits, the structure of which is similar
5 структуре ветвей генератора 2 ПСП (только отсутствует сумматор 2.2 по модулю дв ), Кроме того, отличие каждой цепи от генера-1 торз 2 заключаетс в том, что выход последнего в цепочке D-триггера 6,1 через5 the structure of the branches of generator 2 of the SRP (only the adder 2.2 is absent modulo two) .In addition, the difference between each circuit from the generator-1 torz 2 is that the output of the latter in the chain of the D-flip-flop 6.1 through
0 сумматор 6.3 по модулю два подключен к управл ющему входу счетчика 6.4 и входу установки D-триггера 6.5, выходи которых соединены соответственно с первым и вторым входами элемента 6.6 ИЛИ-НЕ, выход0 adder 6.3 modulo two is connected to the control input of the counter 6.4 and the installation input of the D-flip-flop 6.5, the outputs of which are connected respectively to the first and second inputs of element 6.6 OR-NOT, the output
5 которого вл етс соответствующим выходом блока.5 which is the corresponding output of the block.
Второй вход сумматора 6.3 соединен с входом другой определенной (по расчету) цепи. Кроме того, вход первого D-триггераThe second input of adder 6.3 is connected to the input of another specific (calculated) circuit. In addition, the input of the first D-trigger
0 6.1 в одной из цепей соединен с первым входом сумматора 6.7 по модулю два, второй вход которого соединен с выходом этого же триггера или с выходом второго D-триггера этой цепи (последнее только при нечет5 ном q и некоторых услови х, которые будут изложены ниже). Выход сумматора 6.7 вл етс дополнительным выходом блока. Объединенные входы синхронизации D-триггеров 6.1, 6.5 счетчика 6.4 всех цепей0 6.1 in one of the circuits is connected to the first input of the adder 6.7 modulo two, the second input of which is connected to the output of the same trigger or to the output of the second D-trigger of this circuit (the latter only with odd q and some conditions that will be described below ) The output of adder 6.7 is an additional output of the block. The combined synchronization inputs of D-flip-flops 6.1, 6.5 counter 6.4 of all circuits
0 вл ютс входом синхронизации блока.0 are the block synchronization input.
Блок регистрации 7 сигналов перерывов со зи содержит счетчик 7.1, вход синхронизации которого вл етс входом синхронизации блока, а управл ющий вход- вторымThe interruption signal recording unit 7 contains a counter 7.1, the synchronization input of which is the synchronization input of the unit, and the control input is the second
5 входом блока. Выход счетчика соединен с входом установки в единичное состо ние RS-триггера 7.2. Вход установки в нулевое состо ние триггера вл етс первым входом , а выход его - выходом блока.5 input block. The counter output is connected to the unit input to the single state of the RS flip-flop 7.2. The zero input of the trigger is the first input, and its output is the output of the block.
0БЛОК регистрации 8 сигналов проскальзывани содержит инвертер 8.1, вход которого вл етс первым входом блока, а выход соединен с входом установки в нулевое состо ние D-триггера 8.2. Информзци5 онный вход и вход синхронизации триггера соответственно вл ютс первым и синхронизирующим входами блока. Инверсный выход триггера соединен с его входом управлени , а пр мой выход вл етс выходом проскальзывание блока.The 0 registration block 8 of the slip signals contains an inverter 8.1, the input of which is the first input of the block, and the output is connected to the zero input of the D-flip-flop 8.2. The information input and trigger synchronization input, respectively, are the first and synchronization inputs of the block. The inverse output of the trigger is connected to its control input, and the direct output is the slip output of the block.
Во втором варианте устройства (фиг.2) генератор 2 ПСП в параллельном блоке выполнен в виде блока, с одним сигнальным и одним корректирующим входом. Поэтому блок компараторов 3 в отличие от первого варианта имеет D-триггер 3.3 только в одной цепи и блок имеет только один корректирующий выход и один управл ющий вход.In the second embodiment of the device (Fig. 2), the SRP generator 2 in the parallel block is made in the form of a block, with one signal and one correcting input. Therefore, the comparator unit 3, unlike the first embodiment, has a D-trigger 3.3 in only one circuit and the unit has only one corrective output and one control input.
В свою очередь анализатор приход щего сигнала имеет только один основной вы- ход. Он содержит, в отличие от первого варианта устройства, только одну ветвь, аналогичную одной из ветвей устройства по первому варианту и имеет только два сигнальных входа.In turn, the analyzer of the incoming signal has only one main output. It contains, unlike the first embodiment of the device, only one branch, similar to one of the branches of the device according to the first embodiment, and has only two signal inputs.
Генератор 2 ПСП выполнен в виде цепочки последовательно включенных D-триг- геров 2,1 и сумматоров 2.2, 2.3 по модулю два, включенных в определенных точках в разрыв этой цепочки. Вход первого в этой цепочке D-триггера 2.1 вл етс сигнальным входом, выход последнего D-триггера 2.1 - соответствующим выходом, а второй вход сумматора 2,2 - входом коррекции генератора . Второй вход сумматора 2,3 соеди- нен с выходом соответствующего D-триггера 2.1.The SRP generator 2 is made in the form of a chain of series-connected D-flip-flops 2.1 and adders 2.2, 2.3 modulo two, included at certain points in the break of this chain. The input of the first D-flip-flop 2.1 in this chain is a signal input, the output of the last D-flip-flop 2.1 is the corresponding output, and the second input of the adder 2.2 is the generator correction input. The second input of adder 2,3 is connected to the output of the corresponding D-trigger 2.1.
Генератор 2 ПСП содержит также одну (при q 2) или несколько (при q 2) дополнительных цепочек, последовательно в оп- ределенном пор дке соединенных сумматоров 2.4 и D-триггеров 2.5. Количество двухвходовых сумматоров 2,4 по модулю два зависит от количества членов в полиноме, который умножаетс на последовательность Si (81 - соответствующа последовательность на входе генератора ПСП 2), чтобы получить последовательность $2.The SRP generator 2 also contains one (at q 2) or several (at q 2) additional chains, sequentially in a certain order of connected adders 2.4 and D-triggers 2.5. The number of two-input adders 2.4 modulo two depends on the number of terms in the polynomial, which is multiplied by the sequence Si (81 is the corresponding sequence at the input of the SRP 2 generator) to obtain the sequence $ 2.
В данном случае при использовании образующего полинома прототипа имеем S2 Si (D5 + D ) и необходим только один сумматор 2.4 и D-триггер 2.5 в дополнительной цепочке. При трехчленном полиноме (сомножителе при Si) необходимы два сумматора 2.4 и два D-триггера 2.5 и так далее. Увеличение количества D-триггеров 2.5 необходимо дл того, чтобы исключить случай непосредственной св зи сумматорами 2.4, так как такое включение снижает быстродействие устройства.In this case, when using the prototype generatrix polynomial, we have S2 Si (D5 + D) and only one adder 2.4 and D-trigger 2.5 in an additional chain are needed. With a three-membered polynomial (factor for Si), two adders 2.4 and two D-flip-flops 2.5 and so on are needed. An increase in the number of D-flip-flops 2.5 is necessary in order to exclude the case of direct communication by adders 2.4, since this inclusion reduces the speed of the device.
Входы первого в дополнительной цепочке сумматора 2.4 и вторые входы последующих сумматоров 2.4 подключены к выходам соответствующих D-триггеров 2.1. Выход последнего в дополнительной цепочке D-триггера 2.5 вл етс соответствующим выходом генератора 2 ПСП. Объ- единенные входы синхронизации D-триггера 2.1 и 2.5 вл ютс входом синхронизации блока.The inputs of the first adder in the additional chain 2.4 and the second inputs of the subsequent adders 2.4 are connected to the outputs of the corresponding D-flip-flops 2.1. The output of the latter in the additional circuit of the D-flip-flop 2.5 is the corresponding output of the SRP generator 2. The combined clock inputs of D-flip-flop 2.1 and 2.5 are the block clock input.
Блоки регистрации 7 и 8 сигналов перерывов св зи и проскальзывани могут быть выполнены также, как и в первом варианте устройства,The registration units 7 and 8 of the interruption and slipping signals can be performed in the same way as in the first embodiment of the device.
По входу установки логической единицы D-триггер 6.5 асинхронно каждым импульсом ошибки (логическа единица) устанавливаетс в единичное состо ние независимо от логического уровн сигнала на управл ющем входе. А в отсутствие ошибок синхронно (фронтом тактового импульса) по D-входу либо возвращаетс в нулевое состо ние при наличии на управл ющем входе логической единицы, либо остаетс в прежнем состо нии при наличии логического нул на управл ющем входе. Аналогичную логику работы имеет D-триггер 8.2.At the input of the logical unit setting, D-flip-flop 6.5 asynchronously with each error pulse (logical unit) is set to a single state regardless of the logical level of the signal at the control input. And in the absence of errors, synchronously (by the front of the clock pulse) at the D input, it either returns to the zero state if there is a logical unit at the control input, or remains in the previous state if there is a logical zero at the control input. A similar logic has a D-trigger 8.2.
Счетчик 6.4 устанавливаетс синхронно (фронтом тактового импульса) в исходное состо ние с уровнем логического нул на выходе при наличии импульса ошибки на управл ющем входе. При отсутствии ошибок на управл ющем входе счетчику разрешен счет тактовых импульсов. Аналогична логика работы счетчика 7.1.Counter 6.4 is set synchronously (by the front of the clock pulse) to the initial state with a logic zero level at the output in the presence of an error pulse at the control input. If there are no errors at the control input, the counter is allowed to count clock pulses. The logic of the counter 7.1 is similar.
Описываемое устройство работает сле- дующим образом.The described device operates as follows.
Испытательный сигнал в виде М-после- довательности с входа устройства поступает на входы входного коммутатора 1 и формировател 5 тактовой частоты. В последнем происходит выделение тактовой частоты из испытательного сигнала и происходит формирование q низкочастотных последовательностей , равномерно сдвинутых в пределах низкочастотного тактового интервала , величина которого в q рзз превышает тактовый интервал входного сигнала. Эти последовательности должны быть синхронны и синфазны с входным сигналом. В данном частном случае при q 2 тактовые последовательности - эта пр ма и инверсна последовательность в виде меандра на полутактовой частоте.The test signal in the form of an M-sequence from the input of the device is fed to the inputs of the input switch 1 and the shaper 5 clock frequency. In the latter, the clock frequency is extracted from the test signal and q low-frequency sequences are formed uniformly shifted within the low-frequency clock interval, the value of which in q rzz exceeds the clock interval of the input signal. These sequences must be synchronous and in phase with the input signal. In this particular case, at q 2, the clock sequences are this direct and inverse sequence in the form of a meander at a half-cycle frequency.
С помощью этих тактовых последовательностей во входном коммутаторе 1 происходит разбиение входной высокоскоростной ПСП на q низкоскоростных потоков путем выборки 8 каждый поток каждого q-ro элемента входной последовательности со смещением начала выборки дл каждого потока на один элемент исходной последовательности по отношению к предыдущему потоку.Using these clock sequences in the input switch 1, the input high-speed SRP is partitioned into q low-speed streams by sampling 8 each stream of each q-ro element of the input sequence with a shift in the start of sampling for each stream by one element of the original sequence relative to the previous stream.
Расчеты показывают, что при таком разбиении исходной последовательности на q потоков кажда последовательность S- i-ro потока на выходе входного коммутатора 1 может быть выражена через предыдущиеCalculations show that with such a partition of the initial sequence into q streams, each sequence of S-i-ro flows at the output of input switch 1 can be expressed through the previous
последовательности (в частности, при q 2 через одну предыдущую Si-i) умножением их на определенный полином,sequences (in particular, when q 2 through one previous Si-i) by multiplying them by a certain polynomial,
В данном случае при использовании образующего полинома прототипа и разбиении на два потока будет иметьIn this case, when using the prototype forming polynomial and splitting into two streams, it will have
S2 - Si (D5 + D7) и Si 82 (D6 + D8).S2 - Si (D5 + D7) and Si 82 (D6 + D8).
В соответствии с этими соотношени ми выполнены ветви генератора 2 ПСП и на сумматорах 3.1 происходит сравнение соответствующих последовательностей (фиг.). В начале работы на выход генератора 2 ПСП формируютс последовательности асинфазные по отношению к соответствующим последовательност м на выходах входного коммутатора 1. Это происходит из-за того, что первоначально в ветв х генератора 2 ПСП произвольный код. Вследствие этого на выходах сумматоров 3.1 выдел ютс ошибки даже в отсутствии ошибок в приход щем сигнале.In accordance with these relations, the branches of the SRP generator 2 are made, and on the adders 3.1, the corresponding sequences are compared (Fig.). At the beginning of the operation, asynchronous sequences are generated at the output of the PSP generator 2 with respect to the corresponding sequences at the outputs of the input switch 1. This is due to the fact that initially an arbitrary code is generated in the branches of the PSP generator 2. As a result, errors are generated at the outputs of adders 3.1 even in the absence of errors in the incoming signal.
Аналогичным образом работают ветви анализатора 6 входного Сигнала и по этой же причине в начале работы будут ошибки на выходах сумматоров 6.3. Этими ошибками D-триггеры 6.5 устанавливаютс в единичное состо ние, счетчик 6.4 - в исходное состо ние с уровнем логической единицы на выходе. Этот выходной сигнал счетчиков не может изменитьс раньше, чем произойдет заполнение безошибочными последовательност ми D-триггеров 6.1, так как в этом случае интервал между двум соседними ошибками в каждой ветви всегда меньше емкости счетчика 6,4. Поэтому на выходе каждого элемента 6.6 ИЛИ будет уровень логического нул несмотр на то, что в промежутке между двум ошибками D-триггер 6.5 в любой ветви может установитс в нулевое состо ние.Similarly, the branches of the analyzer 6 of the input signal work and for the same reason, at the beginning of the operation, there will be errors at the outputs of the adders 6.3. With these errors, the D-flip-flops 6.5 are set to the single state, the counter 6.4 to the initial state with the level of the logical unit at the output. This output signal of the counters cannot be changed before filling in error-free sequences of D-flip-flops 6.1, since in this case the interval between two adjacent errors in each branch is always less than the counter capacity 6.4. Therefore, at the output of each element 6.6 OR there will be a logic zero level despite the fact that in the interval between two errors the D-trigger 6.5 in any branch can be set to the zero state.
Таким образом, с выходов анализатора 6 входного сигнала на управл ющие входы блока 3 компараторов поступают уровни логического нул , разреша прохождение в каждой ветви ошибок с сумматоров 3.1 через О-триггеры 3.2 и 3 3 на входы сумматоров 2.2, где происходит инвертирование каждого символа приход щего сигнала, не совпадающего в текущем тактовом интервале с символом эталонной последовательности . Следовательно, генератор 2 формирует последовательности с прежним фазовым сдвигом относительно приход щих.Thus, from the outputs of the analyzer 6 of the input signal to the control inputs of block 3 of the comparators logic zero levels are received, allowing the passage in each branch of errors from adders 3.1 through O-flip-flops 3.2 and 3 3 to the inputs of adders 2.2, where each incoming symbol is inverted a signal that does not coincide in the current clock interval with the symbol of the reference sequence. Therefore, the generator 2 generates sequences with the same phase shift relative to the incoming ones.
Такой режим работы устройства будет продолжатьс до тех пор, пока не произойдет заполнение D-триггеров 6.1 безошибочным отрезком приход щей последовательности. После этого на выходах сумматоров 6.3 отсутствие ошибок и по приходу первого же символа с уровнем логической единицы на входе соответствующей цепи анализатора 6, соответствующий D-триггер 6.5 устанавливаетс в нулевое состо ние. Выход соответствующего счетчика 6.4 также устанавливаетс в логический ноль, если интервал с отсутствием ошибок в приход щем сигнале будет больше, чем врем заполнени счетчика. В этом случае на выходах анализатора 6 будут уровни логической единицы, запрещающие коррекцию приход щего сигнала в сумматорах 2.2. Следовательно , последовательности с входногоThis mode of operation of the device will continue until the D-flip-flops 6.1 are filled with an error-free segment of the incoming sequence. After that, at the outputs of adders 6.3, there are no errors and upon the arrival of the first symbol with a logic level at the input of the corresponding analyzer circuit 6, the corresponding D-trigger 6.5 is set to zero. The output of the corresponding counter 6.4 is also set to logic zero if the interval with no errors in the incoming signal is longer than the counter filling time. In this case, at the outputs of the analyzer 6 there will be levels of a logical unit prohibiting the correction of the incoming signal in adders 2.2. Consequently, the sequences from the input
коммутатора 1, проход через них неизменными , заполн ют D-триггеры 2.1. После их заполнени безошибочным отрезком приход щей последовательности на выходах генератора 2 формируютс последовательности синфазные с последовательност ми на выходах входного коммутатора 1 и начинаетс процесс правильного выделени ошибок из приход щей последовательности . Кажда ошибка в приход щем сигналеswitch 1, passage through them unchanged, is filled with D-flip-flops 2.1. After filling them with an error-free segment of the incoming sequence at the outputs of the generator 2, in-phase sequences are formed with sequences at the outputs of the input switch 1 and the process of correctly isolating errors from the incoming sequence begins. Every error in the incoming signal
выдел етс так же и на выходе сумматора 6.3 в соответствующем сигнале в соответствующей цепи. Она устанавливает уровень логического нол на соответствующем выходе анализатора 6. Этот ноль разрешает корректировку ошибочного символа в генераторе 2, тем самым сохран етс синхронизм генератора 2 при наличии ошибок в приход щем сигнале.is also allocated at the output of adder 6.3 in the corresponding signal in the corresponding circuit. It sets the logic zero level at the corresponding output of analyzer 6. This zero allows correction of the erroneous symbol in generator 2, thereby preserving the synchronism of generator 2 in the presence of errors in the incoming signal.
В этом режиме работы устройства приIn this mode of operation of the device at
наличии импульса ошибки на втором входе блока регистрации сигнала проскальзывани , на первом его входе будет уровень логического нол , который через инвертор 8.1 удерживает D-триггер 8.2 по R-входу в нулевом состо нии. Поэтому на выходе проскальзывание - уровень логического нол . При наличии проскальзывани (нарушени синфазности приход щей и эталонной последовательности) происходит процессthere is an error pulse at the second input of the slip signal registration unit, at its first input there will be a logic zero level, which, through inverter 8.1, keeps the D-flip-flop 8.2 at the R-input in the zero state. Therefore, slippage is the logical zero level at the output. In the presence of slippage (disturbance in phase of the incoming and reference sequences), the process
восстановлени синхронизации, описанный выше. Поэтому об зательно наступит момент , когда на первом входе блока 8 будет уровень логической единицы (D-триггеры 6.1 соответствующей цепи заполнены безошибочной последовательностью и соответствующий счетчик 6 4 переполнен), а на его втором входе - ошибки, из-за асинфазности приход щей иэ эталонной последовательности в соответствующей ветви Перва жеrestore synchronization described above. Therefore, there will definitely be a moment when the level of the logical unit will be at the first input of block 8 (the D-flip-flops 6.1 of the corresponding circuit are filled with an error-free sequence and the corresponding counter 6 4 is full), and the errors at the second input due to the asynchronous nature of the reference signal sequences in the corresponding Perva branch
из этих ошибок переводит D-триггер 8.2 в единичное состо ние и последний остаетс в этом состо нии за счет блокировки логическим нолем с его инверсного выхода. Таким образом, переход иэ логического нол в единицу на выходе проскальзывание устройства сигнализирует о том, что имело место проскальзывание,Of these errors, D-flip-flop 8.2 is brought to a single state and the last one remains in this state due to blocking by a logical zero from its inverse output. Thus, the transition from a logical zero to unity at the output, slippage of the device signals that there has been slippage,
Перерыв св зи в системах передачи может про вл тьс различным образом, В первом случае - это сигнал, не имеющий переходов (фронтов), причем это может быть как логический ноль, так и логическа единица . Во втором случае такой сигнал имеет место только в начале перерыва, а в остальное врем перерыва за счет действи АРУ по вл етс случайна последовательность импульсов, обусловленна шумами. Кроме того, в некоторых системах передачи во врем перерыва идет сигнал в виде чередующихс нулевых и единичных символов.Communication interruption in transmission systems can manifest itself in various ways. In the first case, it is a signal that does not have transitions (edges), and this can be either a logical zero or a logical unit. In the second case, such a signal occurs only at the beginning of the break, and in the rest of the break due to the action of the AGC, a random sequence of pulses due to noise appears. In addition, in some transmission systems, during a break, a signal is transmitted in the form of alternating null and single symbols.
Во всех этих случа х на выходе счетчика 7.1 по витс уровень логической единицы, устанавливающий триггер 7.2 в состо ние с уровнем логической единицы на выходе. Это обусловлено тем, что независимо от то- го, каков уровень сигнала на входе устройства (ноль, единица или их чередование), на выходе сумматора 6.7 будет об зательно уровень логического нол и счетчик 7.1 досчитает до переполнени . Следует заметить только, что в последнем случае, чтобы на выходе сумматора 6.7 был логический ноль (при нечетном числе потоков), второй вход сумматора 6.7 должен быть подключен к выходу второго в цепочке D-триггера 6.1.In all these cases, at the output of counter 7.1, a logic unit level appears, setting trigger 7.2 to a state with a logic unit level at the output. This is due to the fact that regardless of the level of the signal at the input of the device (zero, one, or their alternation), the output of the adder 6.7 will necessarily have a logical zero level and the counter 7.1 will count to overflow. It should be noted only that in the latter case, so that the output of the adder 6.7 had a logical zero (with an odd number of threads), the second input of the adder 6.7 should be connected to the output of the second in the chain of the D-trigger 6.1.
Таким образом, блок регистрации 7 сигналов перерывов св зи фиксирует перерыв св зи, начало которого определ етс наличием в течение определенного времени нулевого уровн сигнала на дополнительном выходе анализатора 6, а конец - уровнем логической единицы на соответствующем основном выходе этого же блока, потому что во врем действи перерыва на этом выходе об зательно будет уровень логического но- л . Действительно, при перерыве св зи в виде нол или единицы на соответствующем входе анализатора 6 также уровень нол или единицы, поэтому после заполнени D- триггеров 6.1 соответствующей цепи этим сигналом, на выходе сумматора 6,3 также уровень нол или единицы. Очевидно, что при наличии на выходе сумматора 6.3 логической единицы на выходе элемента ИЛИ- НЕ 6.6 об зательно будет уровень логического нол . При наличии на выходе сумматора 6.3 логического нол на выходе элемента ИЛИ-НЕ 6.6 также будет уровень логического нол , так как при заполнении D-триггеров 6.1 другим сигналом после на- чала перерыва D-триггер 6.5 ошибками об - зательно установитс в единичное состо ние и будет оставатьс в таком состо нии весь перерыв, из-за запрета его установки в нулевое состо ние логическим нолем на его входе управлени .Thus, the unit for recording 7 interruption signals captures an interruption, the beginning of which is determined by the presence for a certain time of a zero signal level at the additional output of the analyzer 6, and the end - by the level of a logical unit at the corresponding main output of the same unit, because the duration of the interruption at this output will necessarily be the level of logical zero. Indeed, when the connection is interrupted in the form of zero or one, the corresponding input of the analyzer 6 also has a zero or one level, therefore, after filling the D-flip-flops 6.1 with the corresponding circuit with this signal, the output of the adder 6.3 also has a zero or one level. Obviously, if there is a logical unit at the output of the adder 6.3, the logical zero level will necessarily be at the output of the OR-NOT 6.6 element. If there is a logical zero at the output of adder 6.3, the output of the OR-NOT 6.6 element will also have a logical zero level, since when filling D-flip-flops 6.1 with another signal, after the start of the break, the D-flip-flop 6.5 will surely be set to a single state and the whole interruption will remain in this state due to the prohibition of its setting to the zero state by a logical zero at its control input.
При перерыве св зи в виде случайной последовательности импульсов логический ноль на выходе элемента ИЛИ-НЕ 6.6 будет поддерживатьс логической единицей с выхода счетчика 6.4, так как в этом случае интервал следовани ошибок на выходе сумматора 6.3 меньше времени заполнени счетчика 6.4.When the communication is interrupted in the form of a random sequence of pulses, a logical zero at the output of the OR-NOT 6.6 element will be supported by a logical unit from the output of counter 6.4, since in this case the error tracking interval at the output of adder 6.3 is less than the filling time of counter 6.4.
Аналогично вышеописанному будет поддерживатьс логический ноль на выходе элемента ИЛИ-НЕ 6.6 при перерыве св зи в виде чередующихс нулевых и единичных символов.Similarly to the above, a logical zero will be maintained at the output of the OR-NOT 6.6 element during interruption of communication in the form of alternating zero and single characters.
При перерыве св зи в любом виде в генераторе 2 ПСП сохран етс фаза в формируемых на его выходах последовательност х , так как логические ноли, воздействующие на управл ющие входы блока 3 компараторов, позвол ет заполн ть О-триг- геры 2.1, включенные после сумматоров 2.2 сигналами нужной структуры. Таким образом , и при перерыве св зи происходит правильное выделение ошибок.When communication is interrupted in any form in the PSP generator 2, the phase is preserved in the sequences formed at its outputs, since the logical zeros affecting the control inputs of the comparator unit 3 allow filling in the O-triggers 2.1 included after the adders 2.2 signals of the desired structure. Thus, even when the connection is interrupted, the correct selection of errors occurs.
Выделение в блоке компараторов 3 ошибки снимаютс с выходов D-триггеров 3.2 и поступают на входы выходного компаратора 4, где с помощью тактовых последовательностей происходит их объединение в единый высокоскоростной поток, который поступает на выход ошибки устройства.The selection of errors in the block of comparators 3 is removed from the outputs of the D-flip-flops 3.2 and fed to the inputs of the output comparator 4, where they are combined using clock sequences into a single high-speed stream, which is sent to the device error output.
Суть работы второго варианта устройства (фиг.2) аналогична вышеописанному. Разница заключаетс в том, что поскольку структура генератора2 ПСП в параллельном коде выполнена так, что кажда последующа последовательность на его выходах формируетс не на основе предыдущей, как в первом варианте, а на основе одной последовательности , например Si, вз той за опорную, то это приводит как к упрощению внутренней структуры блоков (например, только одна ветвь в блоке 6 обработки приход щего сигнала и т.д.), так к уменьшению количества св зей между ними.The essence of the second embodiment of the device (figure 2) is similar to the above. The difference is that since the structure of the SRP generator 2 in the parallel code is designed so that each subsequent sequence at its outputs is formed not on the basis of the previous one, as in the first embodiment, but on the basis of one sequence, for example, Si, taken as the reference one, this leads to both a simplification of the internal structure of the blocks (for example, only one branch in the block 6 for processing the incoming signal, etc.), as well as a reduction in the number of links between them.
При использовании образующего полинома прототипа и разбиении приход щей последовательности на два потока генератор имеет структуру (фиг.2) соответствующую следующим соотношени м:When using the prototype forming polynomial and splitting the incoming sequence into two streams, the generator has the structure (Fig. 2) corresponding to the following relations:
Si-SiD0 Si(Du + D15):Si-SiD0 Si (Du + D15):
82 Si D82 Si D
.n-1.n-1
- 1.- 1.
Si(D5 D7).Si (D5 D7).
(56) Авторское свидетельство СССР EJs 1037431, кл. Н 04 L 1/20. 1982.(56) USSR Copyright Certificate EJs 1037431, cl. H 04 L 1/20. 1982.
1120032331211200323312
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU4812124 RU2003233C1 (en) | 1990-04-09 | 1990-04-09 | Device for error determination in pseudorandom test signal |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU4812124 RU2003233C1 (en) | 1990-04-09 | 1990-04-09 | Device for error determination in pseudorandom test signal |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2003233C1 true RU2003233C1 (en) | 1993-11-15 |
Family
ID=21507139
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU4812124 RU2003233C1 (en) | 1990-04-09 | 1990-04-09 | Device for error determination in pseudorandom test signal |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2003233C1 (en) |
-
1990
- 1990-04-09 RU SU4812124 patent/RU2003233C1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4660164A (en) | Multiplexed digital correlator | |
US6393082B1 (en) | Signal synchronism detecting circuit | |
EP0212327B1 (en) | Digital signal transmission system having frame synchronization operation | |
JP2597872B2 (en) | Block synchronization method | |
US6130906A (en) | Parallel code matched filter | |
JPH0773255B2 (en) | Bit collation control method | |
RU2003233C1 (en) | Device for error determination in pseudorandom test signal | |
JP2947074B2 (en) | Frame synchronization detection circuit | |
JP2914232B2 (en) | Spread spectrum communication system | |
US5764876A (en) | Method and device for detecting a cyclic code | |
RU2460224C1 (en) | Differential phase-shift keyed signal demodulator | |
US7010067B2 (en) | Methods and apparatus for feature recognition time shift correlation | |
JP2735673B2 (en) | PN pattern detector | |
SU1626400A1 (en) | Device for separating errors out of digital test signals | |
JP3264586B2 (en) | Pattern synchronization circuit | |
KR950010919B1 (en) | Synchronization acquisition device and method thereof using shift and add of code | |
RU2025050C1 (en) | Receiver of majority-packed signals with check for parity | |
RU2260251C1 (en) | Data coding/decoding device | |
SU1124438A1 (en) | Device for block synchronizing of digital transmission system | |
RU1807575C (en) | Simulator of communication system with noise-like signals | |
SU1596475A1 (en) | Cyclic synchronization device | |
JP2626900B2 (en) | Block synchronization method | |
JP2899869B2 (en) | Error detection device | |
JP3361829B2 (en) | Phase uncertainty removal circuit | |
KR930006180B1 (en) | Failure finding apparatus in m12 multiplexing apparatus |