RU2025050C1 - Receiver of majority-packed signals with check for parity - Google Patents

Abstract

FIELD: computer engineering, communication. SUBSTANCE: receiver has N+1 correlators 1 (N is number of packed signals), N+1 computers 2, generator 3 of channel signals, multiplier 4 and unit 5 for parity check. Thanks to insertion of shift register 6, key element 7, pulse counter 8 and N processing units 9 clock period during which error occurred and channel where it happened are determined. After this correction of this error is performed. EFFECT: increased authenticity of reception of information thanks to correction of detected single-time errors. 2 cl, 2 dwg

Description

Изобретение относится к вычислительной технике и связи и может быть использована в многоканальных системах передачи цифровой информации. The invention relates to computer technology and communications and can be used in multi-channel digital information transmission systems.

Известен приемник мажоритарно уплотненных сигналов (МУС), осуществляющий их декодирование и разделение. Known receiver majority compressed signals (ICC), performing their decoding and separation.

Однако этот приемник обладает, при прочих равных условиях, низкой достоверностью, поскольку даже однократная ошибка, возникающая в канале передачи МУС, приводит к появлению в процессе разделения ошибки в информационных символах. However, this receiver has, all other things being equal, low reliability, since even a single error occurring in the ICC transmission channel leads to the appearance of an error in the information symbols during the separation process.

Наиболее близким техническим решением является приемник мажоритарно уплотненных сигналов, позволяющий обнаружить любые возникающие нечетные ошибки, и содержащий N корреляторов, N решающих блоков и генератор канальных сигналов, причем первые входы корреляторов соединены с выходами генератора канальных сигналов, вторые входы корреляторов соединены между собой, а выходы корреляторов подключены к входам соответствующих решающих сигналов, кроме того, введены блок выявления ошибок и последовательно соединенные перемножитель, дополнительный коррелятор и дополнительный решающий блок, выход которого соединен с первым входом блока выявления ошибок, остальные N входов которого соединены с выходом соответствующих N решающих блоков, причем второй вход дополнительного коррелятора соединен с объединенными входами N корреляторов, а входы перемножителя соединены с выходами генератора канальных сигналов. The closest technical solution is a majority compressed signal receiver, which allows to detect any odd errors that occur, and contains N correlators, N decision blocks and a channel signal generator, with the first inputs of the correlators connected to the outputs of the channel signal generator, the second inputs of the correlators connected, and the outputs correlators are connected to the inputs of the corresponding decisive signals, in addition, an error detection unit and series multiplier, an additional the correlator and an additional decision block, the output of which is connected to the first input of the error detection block, the remaining N inputs of which are connected to the output of the corresponding N decision blocks, the second input of the additional correlator is connected to the combined inputs of N correlators, and the inputs of the multiplier are connected to the outputs of the channel signal generator .

К недостаткам данного устройства относится невозможность корректирования обнаруженных ошибок. The disadvantages of this device include the inability to correct detected errors.

Целью данного изобретения является повышение достоверности приема информации за счет исправления обнаруженных однократных ошибок. The aim of the invention is to increase the reliability of receiving information by correcting detected single errors.

На фиг.1 показана структурная электрическая схема приемника мажоритарно уплотненных сигналов с проверкой на четность; на фиг.2 - структурная электрическая схема блока обработки. Figure 1 shows a structural electrical diagram of a receiver of majority compressed signals with parity; figure 2 is a structural electrical diagram of a processing unit.

Приемник содержит N+1 корреляторов 1, N+1 решающих блоков 2, генератор канальных сигналов 3, перемножитель 4, блок проверки на четность 5, регистр сдвига 6, ключевой элемент 7, счетчик импульсов 8, N блоков обработки 9. The receiver contains N + 1 correlators 1, N + 1 decision blocks 2, a channel signal generator 3, a multiplier 4, a parity check block 5, a shift register 6, a key element 7, a pulse counter 8, N processing units 9.

Блок обработки 9 содержит накапливающий сумматор по модулю два 10, первый счетчик импульсов 11, первый ключевой элемент 12, второй счетчик импульсов 13, второй ключевой элемент 14, регистр сдвига 15 и управляемый инвертор 16. The processing unit 9 comprises an accumulating adder modulo two 10, a first pulse counter 11, a first key element 12, a second pulse counter 13, a second key element 14, a shift register 15 and a controlled inverter 16.

Устройство работает следующим образом. The device operates as follows.

На передающей стороне перед операцией мажоритарного уплотнения последовательность из М информационных двоичных символов в каждом из N каналов дополняется (M+1)-ым символом проверки на четность так, чтобы сумма по модулю два всех М+1 символов была равна "0". Приемник после операции разделения каналов на каждом такте определяет наличие ошибок нечетной разности в совокупности символов, содержащихся в N каналах. On the transmitting side, before the majority seal operation, the sequence of M information binary symbols in each of the N channels is supplemented by the (M + 1) th parity check symbol so that the sum modulo two of all M + 1 symbols is "0". The receiver after the operation of channel separation on each clock determines the presence of odd difference errors in the set of symbols contained in N channels.

В случае наличия ошибки в каком-либо из N каналов, на выходе блока проверки на четность 5 формируется символ "1", в противном случае - символ "0". If there is an error in any of the N channels, the symbol "1" is generated at the output of the parity check block 5, otherwise the symbol "0".

Канал, в котором произошла ошибка, определяется в блоке обработки 9 путем проверки в каждом из N каналов совокупности из М+1 поступающих символов на четность. Там же происходит коррекция однократных ошибок. The channel in which the error occurred is determined in processing unit 9 by checking in each of the N channels the set of M + 1 incoming symbols for parity. There is a correction of one-time errors.

Мажоритарно уплотненный сигнал поступает на первые входы N+1 корреляторов 1, из которых N корреляторов обрабатывают информационные символы, а (N+1)-й коррелятор является дополнительным. На вторые входы N корреляторов 1 подаются канальные сигналы с генератора канальных сигналов 3. На второй вход (N+1)-го коррелятора 1 подается сигнал, являющийся результатом перемножения канальных сигналов. Операция перемножения осуществляется в перемножителе 4. На выходе решающих блоков 2 в каждом из N+1 параллельных каналов обработки формируется символ "1", если сигнал на выходе соответствующего коррелятора 1 положительной полярности, или символ "0" в противоположном случае. В блоке 5 осуществляется суммирование по модулю два сигналов с выхода всех (N+1)-ого решающих блоков. The majority compressed signal is fed to the first inputs of N + 1 correlators 1, of which N correlators process information symbols, and the (N + 1) -th correlator is optional. Channel signals from the channel signal generator 3 are supplied to the second inputs of N correlators 1. The signal resulting from the multiplication of channel signals is supplied to the second input of the (N + 1) -th correlator 1. The operation of multiplication is carried out in the multiplier 4. At the output of the decision blocks 2 in each of the N + 1 parallel processing channels, the symbol "1" is formed if the signal at the output of the corresponding correlator 1 is of positive polarity, or the symbol "0" in the opposite case. In block 5, the summation modulo two signals from the output of all (N + 1) th decision blocks is carried out.

При наличии ошибки в нечетном числе из N информационных каналов результат суммирования будет равен "1", в случае отсутствия ошибки - "0". С выхода блока проверки на четность 5 сигнал поступает на регистр сдвига 6, осуществляющий задержку на (М+1) такт, необходимую для синхронной работы блока обработки 9. Счетчик 8 осуществляет счет поступающих символов до величины M и на (М+1)-ом также подает управляющий сигнал на второй вход ключевого элемента 7, на первый вход которого поступают сигналы с выхода регистра сдвига 6, и тем самым на (М+1)-м такте исключает сигнал из дальнейшей обработки. If there is an error in an odd number of N information channels, the summation result will be "1", in the absence of an error - "0". From the output of the parity check block 5, the signal enters the shift register 6, which delays the (M + 1) clock cycle necessary for synchronous operation of the processing unit 9. Counter 8 counts the incoming characters to the value of M and to the (M + 1) th also supplies a control signal to the second input of the key element 7, the first input of which receives signals from the output of the shift register 6, and thereby excludes the signal from further processing at the (M + 1) -th cycle.

В блоке обработки 9 осуществляется корреляция однократных ошибок, возникающих в мажоритарно уплотненном сигнале в процессе его передачи по каналу связи и разделении. Информационный сигнал с выхода каждого из N решающих блоков 2 поступает соответственно на первый вход обработки 9, откуда в параллельном виде он подается на вход первого 11 и второго 13 счетчиков, а также на первые входы накапливающего сумматора по модулю два 10 и ключевого элемента 12. Сумматор 10 осуществляет суммирование по модулю два блоков из М+1, поступающих на его первый вход символов, (М+1)-й из которых является проверочным символом. Результат суммирования ("1" или "0") по сигналу с выхода счетчика 11, осуществляющего счет до М+1 и по окончании выдающего управляющий сигнал на второй вход накапливающего сумматора 10, поступает первый вход 14, на торой вход которого поступает сигнал ("1" или "0") с выхода 7. Счетчик 13 осуществляет счет поступающих символов до величины М и на (М+1)-м такте подает управляющий сигнал на второй вход ключевого элемента 12, отключая на (М+1)-м такте сигнал из дальнейшей обработки. Регистр сдвига 15 осуществляет задержку на М+1 такт, необходимую для синхронной работы управляемого инвертора 16, на первый вход которого поступает задержанный сигнал с выхода регистра сдвига 15. На второй вход управляемого инвертора 16 поступает сигнал с выхода ключевого элемента 14. Если этот сигнал соответствует символу "1", то управляемый инвертор изменяет информационный символ ("1" или "0") на противоположный, тем самым осуществляя коррекцию ошибки в данном канале в данном такте. Если сигнал с выхода ключевого элемента 14 соответствует символу "0", то управляемый инвертор не меняет состояние входного сигнала в данном такте. In the processing unit 9, the correlation of single errors occurring in the majority compressed signal during its transmission through the communication channel and separation is carried out. The information signal from the output of each of the N decision blocks 2 is supplied respectively to the first input of processing 9, from where it is fed in parallel to the input of the first 11 and second 13 counters, as well as to the first inputs of the accumulating adder modulo two 10 and key element 12. Adder 10 modulo-sums two blocks of M + 1 arriving at its first input characters, the (M + 1) -th of which is a check character. The result of the summation ("1" or "0") according to the signal from the output of the counter 11, which counts up to M + 1 and upon completion of the output of the control signal to the second input of the accumulating adder 10, the first input 14, to which the signal (" 1 "or" 0 ") from output 7. The counter 13 counts the incoming characters to the value M and at the (M + 1) -th clock cycle sends a control signal to the second input of the key element 12, disabling it at the (M + 1) -th clock cycle signal from further processing. The shift register 15 provides a delay of M + 1 clock necessary for the synchronous operation of the controlled inverter 16, the first input of which receives a delayed signal from the output of the shift register 15. The second input of the controlled inverter 16 receives a signal from the output of the key element 14. If this signal corresponds to symbol "1", then the controlled inverter changes the information symbol ("1" or "0") to the opposite, thereby correcting the error in this channel in this cycle. If the signal from the output of the key element 14 corresponds to the symbol "0", then the controlled inverter does not change the state of the input signal in this cycle.

Таким образом, предложенный приемник мажоритарно уплотненных сигналов с проверкой на четность осуществляет определение такта, в котором произошла ошибка, определяет канал, в котором произошла ошибка, и осуществляет коррекцию однократных ошибок. Thus, the proposed receiver of majority compressed signals with a parity check determines the cycle in which the error occurred, determines the channel in which the error occurred, and performs correction of single errors.

Claims (2)

1. ПРИЕМНИК МАЖОРИТАРНО УПЛОТНЕННЫХ СИГНАЛОВ С ПРОВЕРКОЙ НА ЧЕТНОСТЬ, содержащий первый - (N + 1)-й корреляторы (N - число уплотненных сигналов), первые входы которых объединены и являются входом приемника, генератор канальных сигналов, первый - N-й входы которого соединены с вторыми входами соответственно первого - N-го корреляторов и первым - N-м входами перемножителя, выход которого соединен с вторым входом (N + 1)-го коррелятора, выход каждого коррелятора соединен с входом одноименного решающего блока, блок проверки на четность, отличающийся тем, что, с целью повышения достоверности приема информации за счет исправления обнаруженных однократных ошибок, в приемник введены регистр сдвига, счетчик импульсов, ключевой элемент и первый - N-й блоки обработки, выход каждого из первого - N-го решающих блоков подключен к первому входу одноименного блока обработки и соответствующему входу блока проверки на четность, выход (N + 1)-го решающего блока подключен к (N + 1)-му входу блока проверки на четность, выход которого соединен с входом регистра сдвига, выход которого подключен к информационному входу ключевого элемента и входу счетчика импульсов, выход которого соединен с управляющим входом ключевого элемента, выход которого подключен к вторым входам первого - N-го блоков обработки, выходы которых являются одноименными выходами приемника. 1. RECEIVER OF MAJORIZED SEALED SIGNALS WITH PARITY CHECK, containing the first - (N + 1) -th correlators (N - the number of compressed signals), the first inputs of which are combined and are the input of the receiver, the channel signal generator, the first - N-th inputs of which connected to the second inputs of the first - Nth correlators and the first - Nth inputs of the multiplier, the output of which is connected to the second input of the (N + 1) -th correlator, the output of each correlator is connected to the input of the same decision block, the parity block, characterized in that, in order to increase the reliability of information reception by correcting the detected single errors, a shift register, a pulse counter, a key element and the first - N-th processing units are entered into the receiver, the output of each of the first - N-th decision blocks is connected to the first input of the same name the processing unit and the corresponding input of the parity check unit, the output of the (N + 1) -th deciding unit is connected to the (N + 1) -th input of the parity check unit, the output of which is connected to the input of the shift register, the output of which is connected to the information input one of the key elements and the pulse counter input, the output of which is connected to the control input of the key element, the output of which is connected to the second inputs of the first and Nth processing units, the outputs of which are the receiver outputs of the same name. 2. Приемник по п.1, отличающийся тем, что блок обработки содержит накапливающий сумматор по модулю два, первый и второй ключевые элементы, регистр сдвига, управляемый инвертор, первый и второй счетчики импульсов, входы которых объединены с информационным входом первого ключевого элемента и первым входом сумматора по модулю два и являются первым входом блока, выходы первого и второго счетчиков импульсов подключены соответственно к управляющему входу первого ключевого элемента и второму входу сумматора по модулю два, выходы которых соединены соответственно с входом регистра сдвига и информационным входом ключевого элемента, управляющий вход которого является вторым входом блока, выходы регистра сдвига и второго ключевого элемента подключены соответственно к информационному и управляющему входам управляемого инвертора, выход которого является выходом блока. 2. The receiver according to claim 1, characterized in that the processing unit comprises an accumulating adder modulo two, first and second key elements, a shift register, a controlled inverter, first and second pulse counters, the inputs of which are combined with the information input of the first key element and the first modulo two input of the adder is the first block input, the outputs of the first and second pulse counters are connected respectively to the control input of the first key element and modulo two second input of the adder, the outputs of which are connected respectively, with the input of the shift register and the information input of the key element, the control input of which is the second input of the block, the outputs of the shift register and the second key element are connected respectively to the information and control inputs of the controlled inverter, the output of which is the output of the block.

Images