RU189608U1 - Third generation RAM channel test adapter - Google Patents

Third generation RAM channel test adapter Download PDF

Info

Publication number
RU189608U1
RU189608U1 RU2019110382U RU2019110382U RU189608U1 RU 189608 U1 RU189608 U1 RU 189608U1 RU 2019110382 U RU2019110382 U RU 2019110382U RU 2019110382 U RU2019110382 U RU 2019110382U RU 189608 U1 RU189608 U1 RU 189608U1
Authority
RU
Russia
Prior art keywords
output
pin connector
input
jumper
connector
Prior art date
Application number
RU2019110382U
Other languages
Russian (ru)
Inventor
Дмитрий Сергеевич Медведев
Вячеслав Александрович Шипилов
Александр Евгеньевич Ометов
Илья Евгеньевич Билялетдинов
Василий Владимирович Воробушков
Original Assignee
Акционерное общество "МЦСТ"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Акционерное общество "МЦСТ" filed Critical Акционерное общество "МЦСТ"
Priority to RU2019110382U priority Critical patent/RU189608U1/en
Application granted granted Critical
Publication of RU189608U1 publication Critical patent/RU189608U1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

Полезная модель относится к области испытательной техники и может быть использована для проведения испытаний на работоспособность каналов синхронной динамической памяти с произвольным доступом и удвоенной скоростью передачи данных третьего поколения в материнских платах компьютерной техники.Техническим результатом является расширение функциональных возможностей за счет обеспечения тестирования DIMM разъемов памяти третьего поколения.Адаптер тестирования канала оперативной памяти третьего поколения содержит семь штыревых соединителей, один двусторонний DIMM соединитель, девять перемычек и программируемую логическую интегральную схему, содержащую внутренний JTAG интерфейс.1 ил.The utility model relates to the field of testing equipment and can be used to test the performance of synchronous dynamic memory channels with random access and double data transfer rates of the third generation in computer motherboards. The technical result is enhanced functionality by ensuring the third DIMM memory connectors are tested. Generation. The third generation RAM channel testing adapter contains seven pin connections. One double-sided DIMM connector, nine jumpers and a programmable logic integrated circuit containing an internal JTAG interface. 1 Il.

Description

Полезная модель относится к области испытательной техники и может быть использована для проведения испытаний на работоспособность каналов синхронной динамической памяти с произвольным доступом и удвоенной скоростью передачи данных третьего поколения в материнских платах компьютерной техники.The utility model relates to the field of testing equipment and can be used to test the performance of synchronous dynamic memory channels with random access and twice the third generation data transfer rate in computer motherboards.

Известна машина IС Card Pre-Perso Machine [http://www.tradekey.com/product-free/Ic-Card-Pre-perso-Machine-Chip-Personalzation-System-os-Loading-Machine-6330650.html], содержащая, помимо прочего, печатную плату, множественные контакты, непосредственно входящие в соприкосновения с контактными площадками одновременно нескольких модулей смарт-карт, расположенных рядом на групповом носителе, причем печатная плата, конструктивно объединяющая контакты, содержит только печатные проводники и разъемы, к которым подключаются соединительные провода, по одному проводу на каждый контакт, соединяющие контакты с отдельными блоками, удаленными от контактов и вырабатывающими сигналы тестирования/программирования.Known machine IC Card Pre-Perso Machine [http://www.tradekey.com/product-free/Ic-Card-Pre-perso-Machine-Chip-Personalzation-System-os-Loading-Machine-6330650.html], containing, among other things, a printed circuit board, multiple contacts directly in contact with the contact pads of several smart card modules located simultaneously on a group carrier at the same time, and the printed circuit board, structurally combining the contacts, contains only printed conductors and connectors to which the connecting ones are connected wires, one wire for each contact, connecting contacts with from Yelnia blocks away from the contact and generates a test / programming signals.

Недостатком данной машины является сложность а исполнении, так как содержит большое количество длинных соединительных проводников, что усложняет и удорожает блоки тестирования.The disadvantage of this machine is the complexity and performance, as it contains a large number of long connecting conductors, which complicates and increases the cost of testing units.

Наиболее близким к заявляемому является Адаптер сопряжения [RU №166042 U1, G06F 13/00, ЮЛ 1.2016], включающий в себя корпус, в котором размещены блок питания, блок ПЛИС, состоящий из трех микросхем ПЛИС и связанный с блоком каскадирования, который включает в себя соединители и терминальные резисторы, с блоком синхронизации, включающим в себя генератор тактового сигнала, дистрибьюторы частоты и буферов, с блоком выбора программатора, выполненным с возможностью выбора источника при программировании, с блоком USB на базе двухканального преобразователя интерфейса USB, с блоком ОЗУ, состоящим из микросхем памяти и регистров хранения адреса, с блоком управления направлением, выполненным из последовательно-параллельных регистров, с блоком драйверов каналов типа "Single end", состоящим из преобразователей уровня, согласующих и подтягивающих резисторов, с блоком драйверов дифференциальных каналов.The closest to the claimed is the Interface Adapter [RU # 166042 U1, G06F 13/00, UTL 1.2016], which includes the case in which the power supply unit, the FPGA unit, consisting of three FPGA chips and connected to the cascading unit, which includes connectors and terminal resistors, with a synchronization unit, including a clock generator, frequency distributors and buffers, with a programmer selector unit, configured to select a source when programming, with a USB unit based on a two-channel converter int USB interface, with a RAM block consisting of memory chips and address storage registers, with a direction control block made of series-parallel registers, with a “Single end” channel driver block consisting of level converters, matching and pull-up resistors, with a block drivers of differential channels.

Недостатком данного адаптера является то, что оно не позволяет проводить тестирование DIMM разъемов памяти различных поколений.The disadvantage of this adapter is that it does not allow testing of DIMM memory slots of different generations.

Техническим результатом является расширение функциональных возможностей за счет обеспечения тестирования DIMM разъемов памяти третьего поколения.The technical result is the expansion of functionality due to the provision of testing DIMM memory connectors of the third generation.

Технический результат достигается тем, в «Адаптер тестирования канала оперативной памяти третьего поколения», содержащий программируемую логическую интегральную схему, содержащую внутренний JTAG интерфейс, дополнительно введены семь штыревых соединителей, один двусторонний DIMM соединитель и девять перемычек, выход программируемой логической интегральной схемы соединен с объединенными одними концами третьей перемычки и восьмой перемычки и входом шестого штыревого соединителя, второй выход которого соединен с другим концом восьмой перемычки и входом двустороннего DIMM соединителя, выход тактирующего сигнала которого соединен с объединенными первым одноименным входом четвертого штыревого соединителя и одним концом шестой перемычки, другой конец которой соединен с выходом четвертого штыревого соединителя и одним концом первой перемычки, другой конец которой соединен с выходом тактирующего сигнала четвертого штыревого соединителя и одноименным выходом первого штыревого соединителя, выход сигнала выбора режима тестирования которого соединен с вторым одноименным входом пятого штыревого соединителя и одним концом второй перемычки, другой конец которой соединен с выходом пятого штыревого соединителя и одним концом седьмой перемычки, другой конец которой соединен с первым входом сигнала выбора режима тестирования и одноименным выходом двустороннего DIMM соединителя, выход тестовых данных которого соединен с вторым одноименным входом седьмого штыревого соединителя и одним концом девятой перемычки, другой конец которой соединен с выходом седьмого штыревого соединителя и одним концом четвертой перемычки, другой конец которой соединен с первым входом тестовых данных седьмого штыревого соединителя и одноименным выходом третьего штыревого соединителя, вход тестовых данных которого через пятую перемычку соединен с одноименным выходом третьего штыревого соединителя, первый выход шестого штыревого соединителя соединен с другим концом третьей перемычки и входом режима тестирования первого штыревого соединителя, выход тестовых данных которого соединен с одноименным входом третьего штыревого соединителя, вход выбора режима тестирования которого соединен с объединенными другим концом второй перемычки, одноименным выходом второго штыревого соединителя и одноименным входом программируемой логической интегральной схемы, вход тактирующего сигнала третьего штыревого соединителя соединен с объединенными другим концом первой перемычки, одноименным выходом второго штыревого соединителя и одноименным входом программируемой логической интегральной схемы, выход тестовых данных второго штыревого соединителя соединен с одноименным входом программируемой логической интегральной схемы.The technical result is achieved by a third-generation RAM channel test adapter containing a programmable logic integrated circuit containing an internal JTAG interface, seven pin connectors, one double-sided DIMM connector and nine jumpers are added, the output of a programmable logic integrated circuit is connected to one combined the ends of the third jumper and the eighth jumper and the input of the sixth pin connector, the second output of which is connected to the other end of the eighth bands and the input of a double-sided DIMM connector, the output of the clocking signal of which is connected to the combined fourth input of the fourth pin connector and one end of the sixth jumper, the other end of which is connected to the output of the fourth pin connector and one end of the first jumper, the other end of which is connected to the output of the fourth switching signal pin connector and the same output of the first pin connector, the output of the test mode selection signal of which is connected to the second one of the same the fifth pin connector and one end of the second jumper, the other end of which is connected to the fifth pin connector output and one end of the seventh jumper, the other end of which is connected to the first input of the test mode selection signal and the same-output double-ended DIMM connector, the output of the test data of which is connected to the second the same input of the seventh pin connector and one end of the ninth jumper, the other end of which is connected to the output of the seventh pin connector and one end of the fourth cross Pin, the other end of which is connected to the first test data input of the seventh pin connector and the same output of the third pin connector, the test data input of which is connected via the fifth jumper to the same output of the third pin connector, the first output of the sixth pin connector is connected to the other end of the third jumper and mode input test the first pin connector, the output of the test data which is connected to the same input of the third pin connector, the input mode selection test which is connected to the other end of the second jumper connected, the same output of the second pin connector and the same input of a programmable logic integrated circuit, the clock signal of the third pin connector is connected to the other end of the first jumper connected, the same output of the second pin connector and the same input of a programmable logic integrated circuit, the output of the test data of the second pin connector is connected to the same input of a programmable logic and integrand scheme.

На фиг. 1 представлена блок-схема адаптера.FIG. 1 is a block diagram of an adapter.

Адаптер тестирования канала оперативной памяти третьего поколения (фиг. 1) содержит семь штыревых соединителей 1, 2, 3, 9, 10, 11 и 12, один двусторонний DIMM соединитель 18, девять перемычек 4, 5, 6, 7, 8, 14, 15, 16, 17 и программируемую логическую интегральную схему 13, содержащую внутренний JTAG интерфейс, выход которой соединен с объединенными одними концами третьей перемычки 6 и восьмой перемычки 16 и входом шестого штыревого соединителя 11, второй выход которого соединен с другим концом восьмой перемычки 16 и входом двустороннего DIMM соединителя 18, выход тактирующего сигнала которого соединен с объединенными первым одноименным входом четвертого штыревого соединителя 9 и одним концом шестой перемычки 14, другой конец которой соединен с выходом четвертого штыревого соединителя 9 и одним концом первой перемычки 4, другой конец которой соединен с выходом тактирующего сигнала четвертого штыревого соединителя 9 и одноименным выходом первого штыревого соединителя 1, выход сигнала выбора режима тестирования которого соединен с вторым одноименным входом пятого штыревого соединителя 10 и одним концом второй перемычки 5, другой конец которой соединен с выходом пятого штыревого соединителя 10 и одним концом седьмой перемычки 15, другой конец которой соединен с первым входом сигнала выбора режима тестирования и одноименным выходом двустороннего DIMM соединителя 18, выход тестовых данных которого соединен с вторым одноименным входом седьмого штыревого соединителя 12 и одним концом девятой перемычки 17, другой конец которой соединен с выходом седьмого штыревого соединителя 12 и одним концом четвертой перемычки 7, другой конец которой соединен с первым входом тестовых данных седьмого штыревого соединителя 12 и одноименным выходом третьего штыревого соединителя 3, вход тестовых данных которого через пятую перемычку соединен с одноименным выходом третьего штыревого соединителя 3, первый выход шестого штыревого соединителя 11 соединен с другим концом третьей перемычки 6 и входом режима тестирования первого штыревого соединителя 1, выход тестовых данных которого соединен с одноименным входом третьего штыревого соединителя 3, вход выбора режима тестирования которого соединен с объединенными другим концом второй перемычки 5, одноименным выходом второго штыревого соединителя 2 и одноименным входом программируемой логической интегральной схемы 13, вход тактирующего сигнала третьего штыревого соединителя 3 соединен с объединенными другим концом первой перемычки 5, одноименным выходом второго штыревого соединителя 2 и одноименным входом программируемой логической интегральной схемы 13, выход тестовых данных второго штыревого соединителя 2 соединен с одноименным входом программируемой логической интегральной схемы 13.The third-generation RAM channel test adapter (Fig. 1) contains seven pin connectors 1, 2, 3, 9, 10, 11 and 12, one double-sided DIMM connector 18, nine jumpers 4, 5, 6, 7, 8, 14, 15, 16, 17 and a programmable logic integrated circuit 13 comprising an internal JTAG interface, the output of which is connected to the one end of the third jumper 6 and the eighth jumper 16 and the input of the sixth pin connector 11, the second output of which is connected to the other end of the eighth jumper 16 and the input two-way DIMM connector 18, clock output signal which is connected to the combined first input of the same fourth pin connector 9 and one end of the sixth jumper 14, the other end of which is connected to the output of the fourth pin connector 9 and one end of the first jumper 4, the other end of which is connected to the output of the clock signal of the fourth pin connector 9 and the same output of the first pin connector 1, the output of the test mode selection signal of which is connected to the second same input of the fifth pin connector 10 and one end of the watt a swarm of jumper 5, the other end of which is connected to the output of the fifth pin connector 10 and one end of the seventh jumper 15, the other end of which is connected to the first input of the test mode selection signal and the same-output double-sided DIMM connector 18, the output of the test data of which is connected to the second same input of the seventh pin connector 12 and one end of the ninth jumper 17, the other end of which is connected to the output of the seventh pin connector 12 and one end of the fourth jumper 7, the other end of which is connected to ne the test data input of the seventh pin connector 12 and the same output of the third pin connector 3, the test data input of which is connected via the fifth jumper with the same output of the third pin connector 3, the first output of the sixth pin connector 11 is connected to the other end of the third jumper 6 and the test mode input of the first pin connector 1, the test data output of which is connected to the same input of the third pin connector 3, the test mode selection input of which is connected to the The other end of the second jumper 5, the same output of the second pin connector 2 and the same input of the programmable logic integrated circuit 13, the input signal of the third pin connector 3 are connected to the other end of the first jumper 5, the same output of the second pin connector 2 and the same input of the programmable logic integral circuit 13, the output of the test data of the second pin connector 2 is connected to the same input of the programmable logic integrated circuit 13.

Адаптер тестирования канала оперативной памяти третьего поколения (фиг. 1) работает следующим образом.Adapter test channel RAM of the third generation (Fig. 1) works as follows.

Адаптер тестирования канала оперативной памяти третьего поколения представляет собой печатную плату, предназначенную для тестирования соединений типа точка-точка на печатной плате через DIMM соединитель оперативной памяти третьего поколения DDR3 посредством стандарта Международной объединенной группы по автоматизации тестирования (JTAG). Данная печатная плата имеет габариты стандартного модуля оперативной памяти. В ней реализована скан-цепь IEEE 1149.1, объединяющая все сигналы, приходящие с соединителя, в программируемой логической интегральной схеме.The third generation RAM channel test adapter is a PCB designed for testing point-to-point connections on a PCB via a third generation DDR3 RAM DIMM connector using the International Joint Test Automation Group (JTAG) standard. This printed circuit board has the dimensions of a standard RAM module. It implements an IEEE 1149.1 scan chain, combining all signals coming from a connector in a programmable logic integrated circuit.

Поскольку известны топология и логические функции печатной платы (то есть между выходным сигналом JTAG и входом JTAG на печатной плате), задающая тестовая схема может сравнивать приходящие данные с ожидаемым результатом. Другими словами, последовательные вводы данных в тестируемую схему генерируют известные выходные сигналы, если межсоединение печатной платы выполнено правильно и схемотехника между источником JTAG и точками стробирования функционирует должным образом. Если приходящие данные не соответствуют ожиданиям, то это значит, что в тракте присутствует схемотехническая ошибка, либо он разомкнут.В таком случае, компьютерный анализ позволяет выявить нарушение.Since the topology and logic functions of the circuit board are known (that is, between the JTAG output signal and the JTAG input on the circuit board), the master test circuit can compare the incoming data with the expected result. In other words, sequential data entry into the circuit under test generates known output signals if the PCB interconnect is done correctly and the circuitry between the JTAG source and the gating points is functioning properly. If the incoming data does not meet expectations, then this means that there is a circuit error in the path, or it is open. In this case, computer analysis allows you to identify the violation.

В данном адаптере через соединитель 18 поступает питающее напряжение, которое при помощи преобразователей напряжения обеспечивает работоспособность микросхемы и остальной схемотехники на печатной плате. К входному соединителю 1 подключается не указанный в схеме внешний контроллер IEEE 1149.1 (JTAG). Сигналы тестового тактирования и выбора режима тестирования (сигналы ТСК и TMS стандарта IEEE 1149.1) с соединителя 1 поступают на соединители 9, 10. Перемычка 8 в замкнутом состоянии служит для замыкания входа тестовых данных (сигнал TDI стандарта IEEE 1149.1) с соединителя 1 на вход соединителя 12, что необходимо для тестирования одного DIMM соединителя оперативной памяти третьего поколения. Выходной сигнал тестирования с микросхемы 13 поступает на соединитель 11. При замыкании перемычек 4, 5, 6 и 8 выбирается внешний режим тестирования вычислительного модуля, при помощи управляющих сигналов, приходящих с соединителя 1. Также возможен режим тестирования через тестируемую печатную плату, если в ней реализована скан-цепь JTAG, в этом случае необходимо вручную замкнуть перемычки 14, 15, 16 и 17, разомкнув 4, 5, 6 и 7, а сигналы тестового тактирования, выбора режима тестирования и сигнала входных тестовых данных приходят с соединителя 18.In this adapter, power supply is supplied through connector 18, which with the help of voltage converters ensures the operation of the microcircuit and the rest of the circuitry on the printed circuit board. An external IEEE 1149.1 (JTAG) controller is not connected to the input connector 1. The test clock signals and test mode selection (TSC and TMS signals of the IEEE 1149.1 standard) from connector 1 arrive at connectors 9, 10. Jumper 8 in the closed state serves to close the test data input (IEEE 1149.1 standard TDI signal) from connector 1 to the connector input 12, which is necessary for testing one DIMM connector of the third generation RAM. The test output signal from the chip 13 is fed to connector 11. When the jumpers 4, 5, 6 and 8 are closed, the external test mode of the computation module is selected using control signals coming from connector 1. It is also possible to test through the printed circuit board being tested. JTAG scan-chain is implemented, in this case, it is necessary to manually close jumpers 14, 15, 16 and 17, opening 4, 5, 6 and 7, and the test clocking signals, selecting the test mode and the input test data signal come from connector 18.

Кроме того, реализована возможность объединения нескольких адаптеров тестирования канала оперативной памяти третьего поколения (фиг. 1) в одну скан-цепь через тестируемую печатную плату, либо через шлейф, подключенный к соединителю 3 одним концом первой платы, а другим концом к соединителю 1 второй платы. При этом необходимо разомкнуть перемычку 8.In addition, the possibility of combining several third-generation RAM channel test adapters (Fig. 1) into one scan-chain via the printed circuit board under test, or through a cable connected to connector 3 by one end of the first board and the other end to connector 1 of the second board is implemented . It is necessary to open the jumper 8.

Таким образом, адаптер обеспечивает возможность тестирования DIMM разъемов памяти третьего поколения.Thus, the adapter provides the ability to test third-generation DIMM memory connectors.

Claims (1)

Адаптер тестирования канала оперативной памяти третьего поколения, содержащий программируемую логическую интегральную схему, содержащую внутренний JTAG интерфейс, отличающийся тем, что в него дополнительно введены семь штыревых соединителей, один двусторонний DIMM соединитель и девять перемычек, выход программируемой логической интегральной схемы соединен с объединенными одними концами третьей перемычки и восьмой перемычки и входом шестого штыревого соединителя, второй выход которого соединен с другим концом восьмой перемычки и входом двустороннего DIMM соединителя, выход тактирующего сигнала которого соединен с объединенными первым одноименным входом четвертого штыревого соединителя и одним концом шестой перемычки, другой конец которой соединен с выходом четвертого штыревого соединителя и одним концом первой перемычки, другой конец которой соединен с выходом тактирующего сигнала четвертого штыревого соединителя и одноименным выходом первого штыревого соединителя, выход сигнала выбора режима тестирования которого соединен с вторым одноименным входом пятого штыревого соединителя и одним концом второй перемычки, другой конец которой соединен с выходом пятого штыревого соединителя и одним концом седьмой перемычки, другой конец которой соединен с первым входом сигнала выбора режима тестирования и одноименным выходом двустороннего DIMM соединителя, выход тестовых данных которого соединен с вторым одноименным входом седьмого штыревого соединителя и одним концом девятой перемычки, другой конец которой соединен с выходом седьмого штыревого соединителя и одним концом четвертой перемычки, другой конец которой соединен с первым входом тестовых данных седьмого штыревого соединителя и одноименным выходом третьего штыревого соединителя, вход тестовых данных которого через пятую перемычку соединен с одноименным выходом третьего штыревого соединителя, первый выход шестого штыревого соединителя соединен с другим концом третьей перемычки и входом режима тестирования первого штыревого соединителя, выход тестовых данных которого соединен с одноименным входом третьего штыревого соединителя, вход выбора режима тестирования которого соединен с объединенными другим концом второй перемычки, одноименным выходом второго штыревого соединителя и одноименным входом программируемой логической интегральной схемы, вход тактирующего сигнала третьего штыревого соединителя соединен с объединенными другим концом первой перемычки, одноименным выходом второго штыревого соединителя и одноименным входом программируемой логической интегральной схемы, выход тестовых данных второго штыревого соединителя соединен с одноименным входом программируемой логической интегральной схемы.Third generation RAM channel test adapter containing a programmable logic integrated circuit containing an internal JTAG interface, characterized in that it additionally introduces seven pin connectors, one double-sided DIMM connector and nine jumpers, the output of a programmable logic integrated circuit is connected to one end of the third jumpers and the eighth jumper and the input of the sixth pin connector, the second output of which is connected to the other end of the eighth jumper and the input m double-sided DIMM connector, the output of the clock signal of which is connected to the combined fourth input of the fourth pin connector and one end of the sixth jumper, the other end of which is connected to the output of the fourth pin connector and one end of the first jumper, the other end of which is connected to the output of the clock signal of the fourth pin connector and the same output of the first pin connector, the output of the test mode selection signal of which is connected to the second similar input of the fifth piece connector and one end of the second jumper, the other end of which is connected to the output of the fifth pin connector and one end of the seventh jumper, the other end of which is connected to the first input of the test mode selection signal and the same-output double-sided DIMM connector, the output of test data of which is connected to the second same input the seventh pin connector and one end of the ninth jumper, the other end of which is connected to the output of the seventh pin connector and one end of the fourth jumper, the other Which is connected to the first test data input of the seventh pin connector and the same output of the third pin connector, the test data input of which is connected via the fifth jumper to the same output of the third pin connector, the first output of the sixth pin connector is connected to the other end of the third jumper and the test mode input of the first pin a connector, the output of test data of which is connected to the same input of the third pin connector, the input for selecting the test mode of which United with the other end of the second jumper, the same output of the second pin connector and the same input of the programmable logic integrated circuit, the input signal of the third pin connector connected to the other end of the first jumper, the same output of the second pin connector and the same input of the programmable logic integrated circuit, the test output data of the second pin connector is connected to the same input of a programmable logic integrated circuit we.
RU2019110382U 2019-04-09 2019-04-09 Third generation RAM channel test adapter RU189608U1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2019110382U RU189608U1 (en) 2019-04-09 2019-04-09 Third generation RAM channel test adapter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2019110382U RU189608U1 (en) 2019-04-09 2019-04-09 Third generation RAM channel test adapter

Publications (1)

Publication Number Publication Date
RU189608U1 true RU189608U1 (en) 2019-05-29

Family

ID=66792797

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2019110382U RU189608U1 (en) 2019-04-09 2019-04-09 Third generation RAM channel test adapter

Country Status (1)

Country Link
RU (1) RU189608U1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU197111U1 (en) * 2020-01-29 2020-03-31 Акционерное общество "МЦСТ" PCI Express Lane Testing Adapter
RU197823U1 (en) * 2020-02-19 2020-06-01 Акционерное общество "МЦСТ" Audio Path Testing Board

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0808461B1 (en) * 1995-12-08 2003-05-14 Samsung Electronics Co., Ltd. Jtag testing of buses using plug-in cards with jtag logic mounted thereon
US7730369B2 (en) * 2007-08-17 2010-06-01 International Business Machines Corporation Method for performing memory diagnostics using a programmable diagnostic memory module
RU2438164C2 (en) * 2009-11-10 2011-12-27 Открытое акционерное общество "Российская корпорация ракетно-космического приборостроения и информационных систем" (ОАО "Российские космические системы") System for functional testing housed random-access memory microcircuit chips
RU166042U1 (en) * 2015-05-18 2016-11-10 Михердова Мария Сергеевна PAIR ADAPTER
TW201710694A (en) * 2015-09-08 2017-03-16 英業達股份有限公司 Testing device of address configuration signal of DIMM slot and testing method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0808461B1 (en) * 1995-12-08 2003-05-14 Samsung Electronics Co., Ltd. Jtag testing of buses using plug-in cards with jtag logic mounted thereon
US7730369B2 (en) * 2007-08-17 2010-06-01 International Business Machines Corporation Method for performing memory diagnostics using a programmable diagnostic memory module
RU2438164C2 (en) * 2009-11-10 2011-12-27 Открытое акционерное общество "Российская корпорация ракетно-космического приборостроения и информационных систем" (ОАО "Российские космические системы") System for functional testing housed random-access memory microcircuit chips
RU166042U1 (en) * 2015-05-18 2016-11-10 Михердова Мария Сергеевна PAIR ADAPTER
TW201710694A (en) * 2015-09-08 2017-03-16 英業達股份有限公司 Testing device of address configuration signal of DIMM slot and testing method thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU197111U1 (en) * 2020-01-29 2020-03-31 Акционерное общество "МЦСТ" PCI Express Lane Testing Adapter
RU197823U1 (en) * 2020-02-19 2020-06-01 Акционерное общество "МЦСТ" Audio Path Testing Board

Similar Documents

Publication Publication Date Title
US9523738B2 (en) TCK/TMS(C) counter circuitry with third, fourth count and reset outputs
JP3699127B2 (en) JTAG testing of buses using plug-in cards with JTAG logic
US11041905B2 (en) Combinatorial serial and parallel test access port selection in a JTAG interface
EP2053515B1 (en) A boundary scan method, system and device
CN101183139B (en) Board based on JTAG interface and design method thereof
RU189608U1 (en) Third generation RAM channel test adapter
US20030093730A1 (en) Systems and methods for testing integrated circuits
CN204789920U (en) A FPGA disposes system for integrated circuit test
CN107329872A (en) A kind of application verification plate of coprocessor
CN216901630U (en) Interface conversion circuit and chip burning device
US7788552B2 (en) Method to improve isolation of an open net fault in an interposer mounted module
RU194790U1 (en) Fourth Generation RAM Channel Testing Adapter
CN107943640B (en) Automatic daisy chain based single-ring JTAG backboard test bus circuit
US10890619B2 (en) Sequential test access port selection in a JTAG interface
CN105589026A (en) Large switch matrix testing device
RU197111U1 (en) PCI Express Lane Testing Adapter
US11953550B2 (en) Server JTAG component adaptive interconnection system and method
CN202994975U (en) QFP128 packaged chip test board
CN108804747B (en) Application verification system and method for massive information processor
CN102760497A (en) Chip with JTAG (joint test action group) interface
CN112345924A (en) Scan chain control circuit
JP2008286773A (en) Probe card and dut card provided with mixed signal processing circuit
CN109766292A (en) A kind of jtag interface multiplexing functions circuit
CN221007786U (en) Chip testing device
RU197823U1 (en) Audio Path Testing Board