RU1807522C - Buffer storage - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и автоматике и может быть использовано в различных устройствах обработки и передачи информации. Целью изобретени   вл етс  упрощение устройства . Устройство предназначено дл  буферного запоминани  входной информации и выдачи на устройства обработки (накоплени ) при согласовании скоростей работы входных и выходных устройств. Устройство содержит блок пам ти, дешифратор записи, дешифратор считывани , счетчик адреса записи , счетчик адреса считывани , блок сравнени  дл  управлени  разрешением записи - считывани , первый и второй элементы И, первый и второй элементы И-НЕ, RS-триг- гер, соответствующие св зи. За счет введени  элементов И-НЕ, RS-триггера и новых св зей удалось исключить из схемы устройства счетчик и схему сравнени ,  вл ющиес  более сложными устройствами, чем введенные в элементы И-НЕ и RS-триггер. 1 ил.The invention relates to computer technology and automation and can be used in various devices for processing and transmitting information. The aim of the invention is to simplify the device. The device is intended for buffering the input information and outputting it to processing (accumulation) devices when coordinating the operating speeds of the input and output devices. The device comprises a memory unit, a write decoder, a read decoder, a write address counter, a read address counter, a comparison unit for controlling the read / write permission, the first and second AND elements, the first and second AND elements, the RS trigger, corresponding to communication. By introducing the NAND elements, the RS flip-flop, and new connections, it was possible to exclude the counter and the comparison circuit from the device circuitry, which are more complex devices than the N-NOT elements and the RS flip-flop. 1 ill.

Description

(Л(L

СWITH

Изобретение относитс  к импульсной и вычислительной технике и может быть использовано в различных устройствах обработки и передачи информации.The invention relates to pulse and computer technology and can be used in various information processing and transmission devices.

Целью изобретени   вл етс  упрощение схемы устройства.The aim of the invention is to simplify the circuitry of the device.

На чертеже приведена функциональна  схема устройства.The drawing shows a functional diagram of the device.

Буферное запоминающее устройство содержит блок 1 накопител , счетчик 2 адреса считывани , счетчик 3 адреса записи, элементы И-НЕ 4 и 8, дешифраторы 5 и 6 адресов считывани  и записи, схему 7 сравнени ; элементы 9 и 10 совпадени , RS-триггер 11, шину установки 12, шину 13 данных записи, шину 14 данных считывани , шину 15 управлени  записью, шину 16 управлени  считыванием и соответствующие св зи.The buffer storage device comprises a storage unit 1, a read address counter 2, a write address counter 3, AND-NOT elements 4 and 8, decoders 5 and 6 of read and write addresses, a comparison circuit 7; match elements 9 and 10, RS trigger 11, setup bus 12, write data bus 13, read data bus 14, write control bus 15, read control bus 16 and associated communications.

Буферное запоминающее устройство работает следующим образом.Buffer storage device operates as follows.

Перед началом работы по шине 12 поступает импульс установки, обнул ющий счетчики 2 и 3 и устанавливающий триггер 11 в О - состо ние, при котором на пр мом выходе - низкий потенциал, на выходе схемы сравнени  7 - высокий уровень напр жени  и на выходе элемента 4 - низкий уровень и, следовательно , чтение запрещено.Before starting work, bus 12 receives an installation pulse, resetting counters 2 and 3 and setting trigger 11 to O — a state in which there is a low potential at the direct output, at the output of the comparison circuit 7 — a high voltage level and at the element output 4 - low level and, therefore, reading is prohibited.

Запись высоким уровнем на выходе элемента 8 разрешена.High level recording at the output of element 8 is allowed.

При приходе импульса записи счетчик 3 измен ет свое состо ние и на выходе схемы 7 - низкий уровень, который разрешает и запись, и считывание. При количестве чтений , равном количеству записей, чтение оп ть запрещаетс . В ситуации, когда чтение отсутствует, а происходит только засоWhen a write pulse arrives, the counter 3 changes its state, and at the output of circuit 7 there is a low level that allows both writing and reading. With the number of reads equal to the number of records, reading is again prohibited. In a situation where reading is absent, but only

о VJabout vj

ел юeat yu

NN

пись, т.е. буфер заполн етс  при по влении на выходе схемы 7 высокого уровн , происходит запрет записи высоким уровнем с пр мого выхода триггера 11. В остальном функционирование аналогично прототипу. Таким образом, при сохранении функционировани  устройства схемна -реализаци  проще, чем в прототипе.writing, i.e. the buffer is filled when a high level appears at the output of the circuit 7, a high level recording is prohibited from the direct output of the trigger 11. Otherwise, the operation is similar to the prototype. Thus, while maintaining the operation of the device, circuitry implementation is simpler than in the prototype.

Claims (1)

Формула изобретени  Буферное запоминающее устройство, содержащее блок пам ти, дешифратор записи , дешифратор считывани , первый и , второй элементы И, блок сравнени , счетчик адреса записи и счетчик адреса считывани , причем входы установки счётчика адреса записи и счетчика адреса считывани  объединены и  вл ютс  входом установки устройства, входы дешифратора записи и входы первой группы блока сравнени  объединены и подключены к выходу счетчика адреса записи, счетный вход которого соединен с выходом первого элемента И, первый и второй входы которого  вл ютс  соответственно входом записи устройства и входом запрета записи устройства, выходы дешифратора записи соединены с соответствующими адресными входами записи блока пам ти информационные входы которого  вл ютс  информационными входами устройства, информационными выходами которого  вл ютс  выходы блока пам ти , адресные входы считывани  которого соединены с соответствующими выходами дешифратора считывани , входы которого иSUMMARY OF THE INVENTION A buffer memory device comprising a memory unit, a write decoder, a read decoder, the first and second AND elements, a comparison unit, a write address counter and a read address counter, the input settings of the write address counter and read address counter being combined and are an input device settings, inputs of the recording decoder and inputs of the first group of the comparison unit are combined and connected to the output of the counter of the recording address, the counting input of which is connected to the output of the first element And, the first and second the first inputs of which are, respectively, the recording inputs of the device and the write inhibit input of the device, the outputs of the recording decoder are connected to the corresponding address inputs of the recording of the memory unit; the information inputs of which are the information inputs of the device, the information outputs of which are the outputs of the memory unit, whose read address inputs connected to the corresponding outputs of the read decoder, the inputs of which and входы второй группы блока сравнени  объединены и подключены к соответствующим выходам счетчика адреса считывани , счетный вход которого соединен с выходом второго элемента И, первый и второй входы которогоthe inputs of the second group of the comparison unit are combined and connected to the corresponding outputs of the read address counter, the counting input of which is connected to the output of the second element And, the first and second inputs of which  вл ютс  соответственно входом считывани  устройства и входом запрета считывани  устройства , отличающеес  тем, что, с целью упрощени  устройства, в него введены первый и второй элементы И-НЕ и RS-триггер,are respectively a device read input and a device read disable input, characterized in that, in order to simplify the device, the first and second AND-NOT elements and the RS flip-flop are inserted into it; первый вход сброса которого соединен с входом установки устройства, счетный вход счетчика адреса считывани  соединен с вторым входом сброса RS-триггера, вход установки которого соединен со счетным входом счетчика адреса записи, пр мой выход RS-триггера соединен с первым входом первого элемента И-НЕ, второй вход которого и второй вход второго элемента И-НЕ объединены и подключены к выходу блока сравнени , выход первого элемента И-НЕ соединен с вторым входом первого элемента И, второй вход второго элемента И соединен с выходом второго элемента И-НЕ, первый вход которого соединен с инверсным выходомthe first reset input of which is connected to the device setup input, the counting input of the read address counter is connected to the second reset input of the RS trigger, the setup input of which is connected to the counting input of the write address counter, the direct output of the RS trigger is connected to the first input of the first AND-NOT element , the second input of which and the second input of the second AND-NOT element are combined and connected to the output of the comparison unit, the output of the first AND-NOT element is connected to the second input of the first AND element, the second input of the second AND element is connected to the output of the second ele ment AND-NOT, whose first input is connected to the inverse output RS-триггера.RS trigger. uu oo MM