RU1807522C - Buffer storage - Google Patents
Buffer storageInfo
- Publication number
- RU1807522C RU1807522C SU4920622A RU1807522C RU 1807522 C RU1807522 C RU 1807522C SU 4920622 A SU4920622 A SU 4920622A RU 1807522 C RU1807522 C RU 1807522C
- Authority
- RU
- Russia
- Prior art keywords
- input
- inputs
- read
- output
- address counter
- Prior art date
Links
Landscapes
- Information Transfer Systems (AREA)
Abstract
Изобретение относитс к вычислительной технике и автоматике и может быть использовано в различных устройствах обработки и передачи информации. Целью изобретени вл етс упрощение устройства . Устройство предназначено дл буферного запоминани входной информации и выдачи на устройства обработки (накоплени ) при согласовании скоростей работы входных и выходных устройств. Устройство содержит блок пам ти, дешифратор записи, дешифратор считывани , счетчик адреса записи , счетчик адреса считывани , блок сравнени дл управлени разрешением записи - считывани , первый и второй элементы И, первый и второй элементы И-НЕ, RS-триг- гер, соответствующие св зи. За счет введени элементов И-НЕ, RS-триггера и новых св зей удалось исключить из схемы устройства счетчик и схему сравнени , вл ющиес более сложными устройствами, чем введенные в элементы И-НЕ и RS-триггер. 1 ил.The invention relates to computer technology and automation and can be used in various devices for processing and transmitting information. The aim of the invention is to simplify the device. The device is intended for buffering the input information and outputting it to processing (accumulation) devices when coordinating the operating speeds of the input and output devices. The device comprises a memory unit, a write decoder, a read decoder, a write address counter, a read address counter, a comparison unit for controlling the read / write permission, the first and second AND elements, the first and second AND elements, the RS trigger, corresponding to communication. By introducing the NAND elements, the RS flip-flop, and new connections, it was possible to exclude the counter and the comparison circuit from the device circuitry, which are more complex devices than the N-NOT elements and the RS flip-flop. 1 ill.
Description
(Л(L
СWITH
Изобретение относитс к импульсной и вычислительной технике и может быть использовано в различных устройствах обработки и передачи информации.The invention relates to pulse and computer technology and can be used in various information processing and transmission devices.
Целью изобретени вл етс упрощение схемы устройства.The aim of the invention is to simplify the circuitry of the device.
На чертеже приведена функциональна схема устройства.The drawing shows a functional diagram of the device.
Буферное запоминающее устройство содержит блок 1 накопител , счетчик 2 адреса считывани , счетчик 3 адреса записи, элементы И-НЕ 4 и 8, дешифраторы 5 и 6 адресов считывани и записи, схему 7 сравнени ; элементы 9 и 10 совпадени , RS-триггер 11, шину установки 12, шину 13 данных записи, шину 14 данных считывани , шину 15 управлени записью, шину 16 управлени считыванием и соответствующие св зи.The buffer storage device comprises a storage unit 1, a read address counter 2, a write address counter 3, AND-NOT elements 4 and 8, decoders 5 and 6 of read and write addresses, a comparison circuit 7; match elements 9 and 10, RS trigger 11, setup bus 12, write data bus 13, read data bus 14, write control bus 15, read control bus 16 and associated communications.
Буферное запоминающее устройство работает следующим образом.Buffer storage device operates as follows.
Перед началом работы по шине 12 поступает импульс установки, обнул ющий счетчики 2 и 3 и устанавливающий триггер 11 в О - состо ние, при котором на пр мом выходе - низкий потенциал, на выходе схемы сравнени 7 - высокий уровень напр жени и на выходе элемента 4 - низкий уровень и, следовательно , чтение запрещено.Before starting work, bus 12 receives an installation pulse, resetting counters 2 and 3 and setting trigger 11 to O — a state in which there is a low potential at the direct output, at the output of the comparison circuit 7 — a high voltage level and at the element output 4 - low level and, therefore, reading is prohibited.
Запись высоким уровнем на выходе элемента 8 разрешена.High level recording at the output of element 8 is allowed.
При приходе импульса записи счетчик 3 измен ет свое состо ние и на выходе схемы 7 - низкий уровень, который разрешает и запись, и считывание. При количестве чтений , равном количеству записей, чтение оп ть запрещаетс . В ситуации, когда чтение отсутствует, а происходит только засоWhen a write pulse arrives, the counter 3 changes its state, and at the output of circuit 7 there is a low level that allows both writing and reading. With the number of reads equal to the number of records, reading is again prohibited. In a situation where reading is absent, but only
о VJabout vj
ел юeat yu
NN
пись, т.е. буфер заполн етс при по влении на выходе схемы 7 высокого уровн , происходит запрет записи высоким уровнем с пр мого выхода триггера 11. В остальном функционирование аналогично прототипу. Таким образом, при сохранении функционировани устройства схемна -реализаци проще, чем в прототипе.writing, i.e. the buffer is filled when a high level appears at the output of the circuit 7, a high level recording is prohibited from the direct output of the trigger 11. Otherwise, the operation is similar to the prototype. Thus, while maintaining the operation of the device, circuitry implementation is simpler than in the prototype.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU4920622 RU1807522C (en) | 1991-02-05 | 1991-02-05 | Buffer storage |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU4920622 RU1807522C (en) | 1991-02-05 | 1991-02-05 | Buffer storage |
Publications (1)
Publication Number | Publication Date |
---|---|
RU1807522C true RU1807522C (en) | 1993-04-07 |
Family
ID=21565865
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU4920622 RU1807522C (en) | 1991-02-05 | 1991-02-05 | Buffer storage |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU1807522C (en) |
-
1991
- 1991-02-05 RU SU4920622 patent/RU1807522C/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1550585, кл. G 11 С 19/Ор, 1988. Авторское свидетельство СССР № 1544031, кл. G 11 С 19/00, 1988. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5406527A (en) | Partial write transferable multiport memory | |
KR930017025A (en) | Multiserial Access Memory | |
US5612926A (en) | Sequential access memory | |
JP2784550B2 (en) | Semiconductor storage device | |
RU1807522C (en) | Buffer storage | |
US4888685A (en) | Data conflict prevention for processor with input/output device | |
KR950008440B1 (en) | Semiconductor memory circuit having bit clear and register initialize fonction | |
KR100227740B1 (en) | A data access control device using dual-port memory | |
JPS5927624A (en) | Integrated circuit possible for logical change | |
KR920003271B1 (en) | Memory write protection circuit by microcomputer control | |
US5577005A (en) | Circuit for using chip information | |
RU1807524C (en) | Buffer storage | |
KR940006830B1 (en) | Global memory control system for the scanner of pc/at | |
RU1807523C (en) | Buffer storage | |
KR100276263B1 (en) | Interface circuit for pc card | |
KR940004643A (en) | Dual Port DRAM Device | |
KR890003486B1 (en) | Static random access memory double access control circuits by counter | |
KR950006176Y1 (en) | Access control circuit for remote input/output device | |
KR200148658Y1 (en) | A circuit selecting input/output card of plc | |
KR920007777Y1 (en) | Memory access unit | |
JPH0757459A (en) | Semiconductor memory | |
KR950009237B1 (en) | Method of data processing of synchronous semiconductor memory device | |
KR850001836B1 (en) | Concurrent shifting method of memory contents in a multitude memory system | |
SU1387042A1 (en) | Buffer storage device | |
KR950009872Y1 (en) | Data output circuit of plc |