RU1803974C - Fibonacci p-code pulse counter - Google Patents

Abstract

Использование: изобретение относитс  к вычислительной технике и может быть использовано дл  пересчета импульсов с непосредственным представлением результатов в минимальных Р-кодах Фибоначчи, Сущность изобретени : счетчик импульсов в Р-кодах Фибоначчи содержит в каждом разр де элемент пам ти, элемент И, шину тактировани , соединенную с синхровхо- дом элемента пам ти. Дл  достижени  поставленной цели счетчик импульсов в каждом разр де дополнительно содержит (Р+1) управл ющие входы, первый и второй управл ющие выходы, Р элементов И и Р элементов НЕ, а элемент пам ти выполнен в виде IK-тригтера. 9 ил.Usage: the invention relates to computer technology and can be used to count pulses with a direct representation of the results in minimum Fibonacci P-codes. Summary of the invention: the pulse counter in Fibonacci P-codes contains a memory element, an I element, a clock bus connected to the clock of the memory element. To achieve this goal, the pulse counter in each category additionally contains (P + 1) control inputs, the first and second control outputs, P elements AND and P elements NOT, and the memory element is made in the form of an IK trigger. 9 ill.

Description

Изобретение относитс  к вычислитель- но0 технике и может быть использовано дл  пересчета импульсов с непосредственным представлением результатов в минимальны Р-кодах Фибоначчи.The invention relates to computer technology and can be used to count pulses with a direct representation of the results in minimal Fibonacci P-codes.

Цель изобретени  - упрощение и повышение регул рности логической структуры.The purpose of the invention is to simplify and increase the regularity of the logical structure.

На фиг. 1-3 представлены функциональны схемы одного из разр дов счетчиков импульсов дл  случаев соответственно , и на фиг. 4-6 - таблицы кодов, описывающих работу счетчиков при различны )}: значени х Р; на фиг. 7-9 - схемы подключени  разр дов счетчиков дл  наращивани  разр дности при , , .In FIG. 1-3 are functional diagrams of one of the bits of the pulse counters for cases, respectively, and in FIG. 4-6 are code tables describing the operation of the counters when different)}: P values; in FIG. 7-9 are diagrams for connecting the bits of the counters to increase the bit depth at,,.

Каждый разр д предлагаемого счетчика (фиг, 1-3) содержит триггер 1, элемент 2 ИЛ(4, шину 3 тактировани , управл ющие вхо|цы 4.1-4.Р+1, первый 5.1 и второй 5.2 управл ющие выходы, элементы 6.1-6.Р И, элементы 7.1-7.Р НЕ.Each bit of the proposed counter (Figs. 1-3) contains trigger 1, element 2 IL (4, clock bus 3, control inputs 4.1–4. P + 1, first 5.1 and second 5.2 control outputs, elements 6.1 -6. P, elements 7.1-7. P NOT.

Синхровходы триггеров 1 каждого разр да соединены с шиной 3 тактировани  счетчика, первый 5.1 и второй 5.2 управл ющие выходы соединены соответственно с выходом элемента ИЛИ 2 и инверсным выходом триггера 1, первый управл ющий вход 4.1 соединен с первыми I- и К-входа- ми триггера 1, управл ющие входы 4.2- 4.Р+1 - с соответствующими I- и К-входами триггера 1 и с входом соответствующего элемента НЕ 7.1-7.Р.The trigger inputs of triggers 1 of each category are connected to the counter clocking bus 3, the first 5.1 and second 5.2 control outputs are connected respectively to the output of the OR element 2 and the inverse output of trigger 1, the first control input 4.1 is connected to the first I- and K-inputs trigger 1, control inputs 4.2-4. P + 1 - with the corresponding I- and K-inputs of trigger 1 and with the input of the corresponding element NOT 7.1-7.Р.

Пр мой выход триггера 1 соединен с первым входом элемента ИЛИ 2, а его инверсный выход - с первыми входами элементов И 6.1-6.Р, вторые входы элементов И 6.1-6.Р соединены с выходом соответствующего элемента НЕ 7.1-7.Р, а выходы - с соответствующими входами элементов ИЛ И 2 (фиг. 1-3).The direct output of trigger 1 is connected to the first input of the OR element 2, and its inverse output is connected to the first inputs of the AND 6.1-6.P elements, the second inputs of the AND 6.1-6.Р elements are connected to the output of the corresponding element NOT 7.1-7.Р, and the outputs - with the corresponding inputs of the elements of IL AND 2 (Fig. 1-3).

К первому управл ющему входу 4.1 первого разр да и к управл ющим входам 4.2- 4. Р+1 последнего разр да счетчика (фиг.To the first control input 4.1 of the first bit and to the control inputs 4.2-4. P + 1 of the last bit of the counter (Fig.

елate

сwith

оо о соoo o so

33

44

4-6) прикладываютс  потенциалы логической единицы,4-6) the potentials of a logical unit are applied,

Предлагаемый счетчик (например шестиразр дный ) при различных значени х Р функционирует следующим образом.The proposed counter (e.g., six-bit) for various P values operates as follows.

При нулевых исходных состо ни х триггеров счетчиков (000000), когда к шинам тактировани  поступает первый тактовый импульс, независимо от значени  Р, триггеры их первых разр дов устанавливаютс  в единичные состо ни  (100000). Это соответствует дес тичному числу 1.At zero initial states of counter triggers (000000), when the first clock pulse arrives at the clock buses, regardless of the value of P, the triggers of their first bits are set to single states (100000). This corresponds to a decimal number of 1.

Второй тактовый импульс переключает триггеры первых разр дов счетчиков в нулевое состо ние, а триггеры вторых разр дов - в единичные состо ни  (010000). Это соответствует дес тичному числу 2. Последующие тактовые импульсы привод т к формированию в счетчиках определенных кодов, соответствующих последующим дес тичным числам р да натуральных чисел (3, 4, 5,...).The second clock pulse switches the triggers of the first bits of the counters to the zero state, and the triggers of the second bits to single states (010000). This corresponds to decimal number 2. Subsequent clock pulses lead to the formation in the counters of certain codes corresponding to subsequent decimal numbers of a number of natural numbers (3, 4, 5, ...).

Однако каждому из этих дес тичных чисел в счетчиках, в зависимости от значени  Р, соответствуют различные кодовые комбинации . Это св зано с тем, что при (фиг. 4 и 7) разр ды шестиразр дного счетчика имеют вес, соответствующий числам минимальных 1-кодов Фибоначчи (1, 2, 3, 5, 8, 13), при (фиг. 5 и 8) - числам минимальных 2-кодов Фибоначчи (1, 2, 3, 4, 6, 9), при (фиг. 6 и 9) - числам минимальных 3-кодов Фибоначчи (1,2, 3, 4, 5, 7).However, each of these decimal numbers in the counters, depending on the value of P, corresponds to different code combinations. This is due to the fact that at (Figs. 4 and 7) the bits of a six-bit counter have a weight corresponding to the numbers of the minimum 1 Fibonacci codes (1, 2, 3, 5, 8, 13), at (Fig. 5 and 8) - to the numbers of the minimum 2 Fibonacci codes (1, 2, 3, 4, 6, 9), with (Fig. 6 and 9) - to the numbers of the minimum 3 Fibonacci codes (1,2, 3, 4, 5, 7 )

Таким образом, предлагаемый счетчик импульсов в минимальных Р-кодах Фибо0Thus, the proposed pulse counter in the minimum F-code Fibo 0

55

00

55

00

55

наччи (, 2, 3, ...) имеет более простую схему и повышенную регул рность структуры, что позвол ет наращивание разр дности с любым числом, а также микроминиатюризацию путем выполнени  гибридной или интегральной микросхемы.nachchi (, 2, 3, ...) has a simpler circuit and increased regularity of the structure, which allows increasing bit depth with any number, as well as microminiaturization by performing a hybrid or integrated circuit.

Claims (1)

Формула изобретени The claims Счетчик импульсов в Р-кодах Фибоначчи (, 2, 3, ...), содержащий в каждом разр де элемент пам ти, элемент ИЛИ, элемент И, шину тактировани , соединенную с синхровходом элемента пам ти, отличающийс  тем, что, с целью упрощени  и повышени  регул рности логической структуры, каждый разр д дополнительно содержит Р+1 управл ющих входов, первый и второй управл ющие выходы, Р элементов И и Р элементов НЕ, а элемент пам ти выполнен в виде IK-триггера, причем первый и второй управл ющие выходы соединены соответственно с выходом элемента ИЛИ и инверсным выходом триггера, I- и К-входа- ми триггера, последующие Р управл ющих входов - с соответствующими Р-ми I- и К- входами триггера и с входом соответствующего элемента НЕ, пр мой выход триггера соединен с первым входом элемента ИЛИ, а инверсный выход триггера и выход Р-го элемента НЕ - с соответствующими входами Р-го элемента И, выходы Р-х элементов И соединены с соответствующими входами элемента ИЛИ.A pulse counter in Fibonacci P-codes (, 2, 3, ...) containing in each bit a memory element, an OR element, an AND element, a clock bus connected to the clock input of the memory element, characterized in that, for the purpose of To simplify and increase the regularity of the logical structure, each bit additionally contains P + 1 control inputs, the first and second control outputs, P elements AND and P elements NOT, and the memory element is made in the form of an IK trigger, with the first and second control outputs are connected respectively to the output of the OR element and inverse to trigger, I- and K-inputs of the trigger, subsequent P control inputs - with the corresponding P-I- and K-inputs of the trigger and the input of the corresponding element NOT, the direct output of the trigger is connected to the first input of the OR element, and the inverse trigger output and the output of the Pth element are NOT with the corresponding inputs of the Pth element AND, the outputs of the Px elements AND are connected to the corresponding inputs of the OR element. иг, 3 ()ig, 3 () С ъB