RU1800618C - Sound signal spectral code converter - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и св зи. Его использование в цифровых системах записи, хранени  звуковой информации, в системах воспроизведени  и передачи звуковых сигналов позвол ет повысить точность преобразовани  за счет снижени  шумов квантовани . Преобразователь содержит запоминающий узел I, детектор 2 пор дка максимальной составл ющей, регистр 3 кода пор дка, формирователь 4 разр дностей мантисс, селектор 6 мантисс, запоминающий блок 8 и синхронизатор 9. Благодар  введению регистра 5 разр дностей мантисс и блока 7 суммировани  качество звучани  восстанавливаемого после передачи звукового сигнала улучшаетс . 1 з,п.ф-лы. 10 ил.The invention relates to computer technology and communications. Its use in digital systems for recording, storing audio information, in systems for reproducing and transmitting audio signals allows to increase the accuracy of conversion by reducing quantization noise. The converter contains a memory node I, a detector of the order of maximum component 2, register 3 of the order code, a shaper of 4 bits of mantissa, a selector 6 of mantisse, a memory unit 8 and a synchronizer 9. Thanks to the introduction of the register 5 of bits of mantissa and block 7 of summing, the sound quality the sound restored after transmission is improved. 1 s, p.p. 10 ill.

Description

Фиг.1Figure 1

Сс О ОSs about o

о соoh co

Изобретение относитс  к вычислительной технике и св зи и может быть использовано в цифровых системах записи, хранени  звуковой информации, в системах воспроизведени , а также передачи звуковых сиг- налов (3 С).The invention relates to computing and communications and can be used in digital systems for recording, storing audio information, in reproduction systems, as well as transmitting audio signals (3C).

Цель изобретени  - повышение точности преобразовани  за счет снижени  шумов квантовани , что приводит к увеличению пропускной способности кана- ла св зи.The purpose of the invention is to increase the conversion accuracy by reducing quantization noise, which leads to an increase in the communication channel throughput.

На фиг.1 изображена структурна  схема преобразовател  кода; на фиг.2 - структурна  схема запоминающего узла; на фиг.З - схема, формирующа  заданную задержку в блоках управл емой задержки; на фиг.4 - временна  диаграмма ее работы дл  длины входной выборки на фиг.5 - структурна  схема блока оперативной пам ти; на фиг.б - структурна  схема регистра кода пор дка; на фиг,7 - структурна  схема формировател  разр дностей мантисс и регистра разр дностей мантисс; на фиг,8 - структурна  схема селектора мантисс и блока суммировани ; на фиг.9 - структурна  схема запоминающего блока; на фиг. 10 - временные диаграммы, по сн ющие работу синхронизатора.Figure 1 shows a block diagram of a code converter; figure 2 is a structural diagram of a storage node; Fig. 3 is a diagram forming a predetermined delay in controlled delay units; Fig. 4 is a timing diagram of its operation for the length of an input sample; Fig. 5 is a block diagram of a random access memory block; Fig. b is a block diagram of a code register order; Fig. 7 is a structural diagram of a mantissas shaper and a mantissas register of differences; Fig. 8 is a block diagram of a mantissa selector and a summing block; figure 9 is a structural diagram of a storage unit; in FIG. 10 are timing diagrams illustrating the operation of the synchronizer.

Преобразователь кода содержит запо- минающий узел 1, детектор пор дка максимальной составл ющей 2, регистр кода пор дка 3, формирователь разр дностей мантисс 4, регистр разр дностей мантисс5, селектор мантисс 5, блок суммировани  7, запоминающий блок 8 и синхронизатор 9. Входные отсчеты спектра звукового сигнала поступают на информационный вход 10 запоминающего узла и сопровождаютс  синхроимпульсами, поступающими на так- товый вход 11. Блок оперативной пам ти, запоминающего узла 1 имеет два буфера пам ти и соответственно два режима работы: 1) первый буфер накапливает новую выборку входных отсчетов, а второй выдает на выход накопленную выборку дл  обработки, 2) наоборот - второй накапливает, а первый выдает на выход. Обработка выборки, накопленной в блоке оперативной пам ти имеет четыре последовательные во времени фазы:The code converter contains a memory node 1, a detector of the order of maximum component 2, a code register of order 3, a shaper of bits mantiss 4, a register of bits mantiss5, a selector mantiss 5, a summing unit 7, a memory unit 8, and a synchronizer 9. Input samples of the spectrum of the audio signal are fed to the information input 10 of the storage node and are accompanied by clock pulses arriving at the clock input 11. The block of RAM, memory node 1 has two memory buffers and, accordingly, two operating modes: 1) The first buffer accumulates a new sample of input samples, and the second outputs the accumulated sample for processing, 2) on the contrary, the second accumulates, and the first outputs. The processing of the sample accumulated in the RAM block has four phases consecutive in time:

1) Разбиение выборки на частотные группы и определение величины пор дка (при представлении с плавающей зап той) в кажд0-й группе. 2} Определение требуемой разр дности мантисс дл  каждой группы.1) Dividing the sample into frequency groups and determining the order value (for floating point representation) in each group. 2} Determination of the required mantissa bit for each group.

3) Усечение мантисс в соответствии с полученной разр дностью.3) Truncation of the mantissa in accordance with the obtained bit.

4) Ожидание начала новой выборки.4) Waiting for the start of a new selection.

В первой фазе информации с выхода запоминающего узла 1 подаетс  на вход детектора пор дка максимальной составл ющей 2, который исход  из величин максимальных составл ющих в группах определ ет пор дки дл  каждой группы, и эти пор дки записываютс  в регистр 3 кода пор дка и запоминающий блок 8.In the first phase of information from the output of the storage node 1, the order of the maximum component 2 is fed to the input of the detector, which, based on the values of the maximum components in the groups, determines the orders for each group, and these orders are recorded in register 3 of the order code and the memory block 8.

Во второй фазе коды пор дков из регистра 3 подаютс  на формирователь разр дностей мантисс 4, который определ ет необходимую длину мантисс в каждой частотной группе и записывает ее в регистр разр дностей мантисс 5.In the second phase, the order codes from register 3 are fed to the mantissa 4 shaper, which determines the required mantissa length in each frequency group and writes it into the mantissa 5 register.

В третьей фазе входные отсчеты из запоминающего узла 1, коды пор дков из регистра 3 и коды разр дностей мантисс из регистра 5 подаютс  на селектор мантисс 6, который выдел ет разр ды мантисс, подлежащие передаче по каналу св зи,- С по- мощью блока 7 суммировани  эти разр ды корректируютс  дл  уменьшени  шума квантовани  и записываютс  в запоминающий блок (35) 8, в который поступают и коды пор дков из регистра 3.In the third phase, the input samples from memory node 1, the order codes from register 3 and the mantissa bit codes from register 5 are fed to the mantissa selector 6, which extracts the mantissa bits to be transmitted over the communication channel, - using the block 7 of the summation, these bits are corrected to reduce the quantization noise and are written to the storage unit (35) 8, which also receives the order codes from register 3.

После обработки информаци  из ЗБ 8 равномерным потоком считываетс  в канал св зи, а преобразователь находитс  в режиме ожидани  начала следующей выборки.After processing, information from ST 8 is read in a uniform stream to the communication channel, and the converter is in the standby mode for the start of the next sample.

Работа всех блоков происходит под управлением синхронизатора, соответствующие выходы которого подключены ко входам синхронизации всех блоков преобразовател .The operation of all blocks occurs under the control of a synchronizer, the corresponding outputs of which are connected to the synchronization inputs of all blocks of the converter.

Структурна  схема запоминающего узла приведена на фиг.2.. .The structural diagram of the storage node is shown in figure 2 ...

Выборка из N спектральных отсчетов со входа 10 подаетс  на вход демультиплексо- ра 12 и сопровождаетс  синхроимпульсами 11, поступающими на вход счетчика 13. Де- мультиплексор 12 по управл ющему сигналу от счетчика 13 подключает- вход поочередно к 1-му и 2-му выходам и пропускает нечетные отсчеты на вход первого блока управл емой задержки (БУ31) 14, а четные - на вход второго (БУ32) 15. Блоки управл емой задержки 14 и 15 также управл ютс  сигналом от счетчика 13, который подсчитывает количество пришедших на вход спектральных отсчетов. Управление происходит таким образом, на нечетные отсчеты 1,3,....N-1 (как правило используютс  значени  N. равные степени двойки) после задержки имеют положение с 1 по N/2, а четные- 2,4,...,N - положение с N/2+1 по N. Дл  этого 1-й отсчет задерживаетс  в БУЗ 1 14 на врем  N/2-1, 3-й - на врем  N/2-2. 5-H-HaN/2-3,...,(N-T)-HHaN/2-N/2 0..5y32 15 обеспечивает задержку 2-го отсчета на врем  N-2. 4-го - на N-3.....N-ro - на N/2-1.A sample of N spectral samples from input 10 is fed to the input of the demultiplexer 12 and is accompanied by clock pulses 11 fed to the input of the counter 13. The demultiplexer 12, by the control signal from the counter 13, connects the input alternately to the 1st and 2nd outputs and passes odd samples to the input of the first controlled delay unit (BU31) 14, and even ones to the input of the second (BU32) 15. The controlled delay blocks 14 and 15 are also controlled by the signal from counter 13, which counts the number of spectral samples received at the input . The control occurs in this way, on odd samples 1,3, ... N-1 (as a rule, N. values are used equal to the power of two) after the delay, they are positioned from 1 to N / 2, and even numbers are 2.4, .. ., N is the position from N / 2 + 1 to N. For this, the 1st count is delayed in BUZ 1 14 for the time N / 2-1, the 3rd for the time N / 2-2. 5-H-HaN / 2-3, ..., (N-T) -HHaN / 2-N / 2 0..5y32 15 provides a delay of the 2nd reference time N-2. 4th - on N-3 ..... N-ro - on N / 2-1.

Затем сигналы с выходов блоков управл емой задержки 14 и 15 записываютс  в блок оперативной пам ти 16.Then, the signals from the outputs of the controlled delay units 14 and 15 are recorded in the RAM unit 16.

Блоки управл емой задержки 14 и 15 реализуютс  на базе оперативного запоминающего устройства (дл  этого можно использовать ОЗУ блока оперативной пам ти 16} с использованием управлени  адресами записи и считывани .The controlled delay units 14 and 15 are implemented on the basis of random access memory (for this purpose, RAM of the random access memory unit 16 can be used using control of write and read addresses.

Чтобы получить требуемую перестановку входных данных, описанную выше, необходимо записать нечетные отсчеты: 1-й отсчет по адресу 1, 3-й - по адресу 2, 5-й - по адресу 3, 7-й - по адресу 4, ..: (1М-1)-й - по адресу N/2, а четные: 2-й - по адресу N/2+1, 4-й - по адресу N/2+2, 6-й - по адресу М/2+3,...,М-й - по адресу N.To get the required permutation of the input data described above, it is necessary to write the odd samples: 1st sample at address 1, 3rd - at address 2, 5th - at address 3, 7th - at address 4, ..: (1М-1) -th - at the address N / 2, and even: 2nd - at the address N / 2 + 1, 4th - at the address N / 2 + 2, 6th - at the address M / 2 +3, ..., Mth - at N.

Схема, формирующа  указанные адреса , приведена на фиг.З, а временные диаграммы , по сн ющие его работу, дл  случа  - на фиг.4.The circuit forming the indicated addresses is shown in Fig. 3, and the timing diagrams explaining its operation are shown in Fig. 4 for the case.

Входные данные с информационного входа 10 (фиг.З) поступают на вход D блока оперативной пам ти . Работа начинаетс  с приходом от синхронизатора 9 импульса частоты блока 17, который подаетс  на вход R счетчика импульсов 13 и обнул ет его. Синхроимпульсы с тактового входа 11 подаютс  на счетный вход С счетчика импульсов 13, выходные разр ды которого, сдвинутые на 1 (т.е. деленные в 2 раза), подаютс  на-первый вход сумматора 18, а младший разр д управл ет мультиплексором 19. который поочередно пропускает на второй вход сумматора 18 либо 0, либо N/2.Input data from information input 10 (Fig. 3) is input to input D of random access memory. Operation begins with the arrival of the frequency pulse from the synchronizer 9 of the block 17, which is supplied to the input R of the pulse counter 13 and resets it. The clock pulses from the clock input 11 are supplied to the counting input C of the pulse counter 13, the output bits of which are shifted by 1 (i.e., divided by 2 times), are fed to the first input of the adder 18, and the low-order bit controls the multiplexer 19. which alternately passes to the second input of the adder 18 either 0 or N / 2.

На временной диаграмме (фиг.4) изображены следующие сигналы:On the time chart (figure 4) shows the following signals:

а) частота блока;a) the frequency of the block;

б) .синхроимпульсы 11 входных отсчетов;b). sync pulses of 11 input samples;

в) значение первого входа сумматора 18;c) the value of the first input of the adder 18;

19; 18;nineteen; eighteen;

18;eighteen;

Структурна  схема блока оперативной пам ти (БОП) 16 приведена на фиг.5. Входна  информаци  поступает на вход 20 БОП (фиг.5) и с помощью демультиплексора 21 записываетс  в одно из двух ОЗУ: 22 или 23. Выбор ОЗУ осуществл етс  счетным триггером 24, на вход которого поступают импульсы частоты блока 17. которые показаны на фиг. 4 а). Таким образом, Б ОЛП 6 имеет два режима: первый - ОЗУ 22 принимает информацию , а ОЗУ 23 выдает на выход; второй - наоборот. При приеме информации адресаThe block diagram of the random access memory (BOP) 16 is shown in Fig. 5. The input information is fed to the input 20 of the BOP (Fig. 5) and, using the demultiplexer 21, is written into one of two RAMs: 22 or 23. The RAM is selected by a counting trigger 24, to the input of which the frequency pulses of block 17 are received, which are shown in Figs. 4 a). Thus, B OLP 6 has two modes: the first - RAM 22 receives information, and RAM 23 outputs; the second is the opposite. When receiving address information

г) управл ющий вход мультиплексораd) control input of the multiplexer

t - t -

д) смещение на втором входе сумматора е) адрес записи на выходе сумматораd) the offset at the second input of the adder e) the address of the record at the output of the adder

ОЗУ перебираютс  последовательно от 1 до М.по управл ющим сигналам 25 от синхронизатора . При выводе информации ОЗУ работаете первой и третьей фазе. В первой:The RAMs are sequentially scanned from 1 to M. by control signals 25 from the synchronizer. When displaying RAM information, you work in the first and third phases. In the first:

информаци  из ОЗУ последовательно поступает на выход 26 и обрабатываетс  детектором пор дка максимальной составл ющей 2; при этом работа селектора мантисс 6 приостановлена. В третьей фазеinformation from RAM is sequentially output 26 and processed by the detector in the order of maximum component 2; while the operation of the selector mantiss 6 is suspended. In the third phase

0 информаци  из ОЗУ поступает последовательно на выход 26 и используетс  дл  работы селектора мантисс 6. при этом работа детектора 2 уже закончена. В первой фазе ОЗУ управл етс  адресами -считывани 0, information from RAM is fed sequentially to output 26 and is used for operation of the mantissa selector 6. the operation of detector 2 is already completed. In the first phase, the RAM is controlled by-read addresses

5 при формировании пор дков в группах (вход 27), а в третьей - адресами считывани  при усечении мантисс (вход 28). Зо второй и в четвертой фазе БОП 15 в обработке информации не участвует. Переключение адресов5 when forming orders in groups (input 27), and in the third, by read addresses when truncating the mantissa (input 28). For the second and in the fourth phase of the BOP 15 is not involved in the processing of information. Address Switching

0 на ОЗУ в различных фазах работы происходите помощью мультиплексора 29, управл емого сигналами от блока синхронизации по входу.30..Демультиплексоры 31 и 32 работают аналогично демультиплексору 21 и0 on RAM in various phases of operation, use the multiplexer 29, controlled by signals from the synchronization block at the input. 30 .. Demultiplexers 31 and 32 operate similarly to demultiplexer 21 and

5 переключают адресные входы ОЗУ либо на считывание, либо на запись. Мультиплексор 33 аналогично подключает к выходу 28 поочередно оба ОЗУ.5 switch the RAM address inputs to either read or write. Multiplexer 33 likewise connects both RAM to output 28 in turn.

Детектор 2 пор дка максимальной со0 ставл ющей полностью аналогичен соответствующему блоку прототипа. Он разбивает все входные коэффициенты на группы, находит максимальный коэффициент в каждой группе и по этому коэффициенту определ етThe detector 2 of the order of the maximum component is completely analogous to the corresponding block of the prototype. It divides all input coefficients into groups, finds the maximum coefficient in each group, and determines by this coefficient

5 пор док дл  всей группы.5 order for the whole group.

Пор дки всех групп записываютс  в регистр кода пор дка 3. 3 первой фазе обработки пор дки групп из детектора 2 поступают на вход 26 (фиг.б) и записывают0 с  в ОЗУ 34. Во второй фазе информаци . считываетс  на выход 35 и используетс  формирователем разр дностей мантисс 4. В третьей фазе пор дки поступают на выход и обрабатываютс  селектором мантисс 5.The orders of all groups are recorded in the code register of order 3. 3 in the first phase of processing, the orders of groups from detector 2 are input 26 (Fig. B) and written 0 s in RAM 34. In the second phase, information it is read at output 35 and used by the mantissa 4 bit generator. In the third phase, the orders are output and processed by the mantissa 5 selector.

5 Адреса управлени  ОЗУ во всех режимах (входы 36, 37, 38) формируютс  блоком синхронизации и коммутируютс  на адресные входы ОЗУ с помощью мультиплексора 39, управл емого аналогично мультиплексору5 RAM control addresses in all modes (inputs 36, 37, 38) are generated by the synchronization unit and are switched to the RAM address inputs using multiplexer 39, controlled similarly to the multiplexer

0 29 сигналом по входу 30.0 29 signal input 30.

Формирователь разр дностей мантисс 4 выполн ет функцию блока формировани  адреса считывани  мантисс прототипа 3. Но если в прототипе при определении раз5 р да данных, подлежащего передаче, он немедленно передавалс  в канал св зи, то в предлагаемом устройстве формирователь 4 вырабатывает сигнал дл  регистра 5, в котором записываетс  длина мантисс, подлежащих передаче в каждой группе.The mantissa bit generator 4 performs the function of a block for generating the mantissa read address of the prototype 3. But if in the prototype when determining the data slot5 to be transmitted, it was immediately transferred to the communication channel, then in the proposed device the generator 4 generates a signal for register 5. in which the length of the mantissas to be transmitted in each group is recorded.

1-8. Кроме того, временные диаграммы, по сн ющие работу синхронизатора, приведены на фиг.10 дл  случа , когда в первую группу входит коэффициент 1, во вторую - 2, в третью - 3. Кроме того, этот пример приведен дл  случа , когда дл  коэффициента пор док равен (т.е. производ тс  два сдвига по сдвигающему входу регистра 60, два такта на синхровыход 68 в это врем  не проход т), а разр дность мантиссы равна трем (проход т три такта на синхровыход 68); дл  второго коэффициента: пор док равен мак-1, а разр дность мантиссы равна трем; дл  третьего коэффициента: пор док равен макс-3, а разр дность мантиссы равна двум. По синхросигналу 88 равномерно за врем  длительности выборки (частота F блока) считываютс  Вмакс разр дов мантисс и коды КГр штук пор дков (при 16 разр дных коэффициентах величина пор дка от 0 до 15, что может кодироватьс  четырьм  битами).1-8. In addition, timing diagrams explaining the operation of the synchronizer are shown in FIG. 10 for the case when the first group includes the coefficient 1, the second 2, the third 3. In addition, this example is shown for the case when the order is equal (i.e., two shifts are made along the shifting input of register 60, two clock cycles to clock output 68 do not pass at this time), and the mantissa bit is three (three clock cycles to clock output 68 are passed); for the second coefficient: the order is mak-1, and the mantissa bit is three; for the third coefficient: the order is max-3, and the mantissa bit is two. Vmax mantiss bits and KGy codes of pieces of order (at 16 bit coefficients, the order value is from 0 to 15, which can be encoded with four bits) are read out uniformly over the sampling time 88 (frequency F of the block).

Предлагаемое устройство предполагаетс  использовать в системе формировани  позывных радиовещани  при хранении звуковых сигналов в твердотельных запоминающих устройствах. Возможно также его применение при передаче сигналов звукового вещани  и стереосопровождени  телевидени . . The proposed device is intended to be used in a broadcast call sign formation system when storing audio signals in solid-state memory devices. It can also be used in transmitting audio broadcasting and stereo television signals. .

Преобразователь кода опробован во ВНИИРПА им. А.С. Попова на сигнале звукового вещани  высшего класса (FBepx. 22 Кгц, 48 Кгц.ИКМ-16 разр дов).The code converter is tested in VNIIRPA them. A.S. Popov on the signal of sound broadcasting of the highest class (FBepx. 22 KHz, 48 KHz.IKM-16 bits).

Измерени  проводились следующим образом: один и тот же сигнал обрабатывалс  с помощью устройства, выбранного в качестве прототипа, и предлагаемого устройства и вычисл лось среднеквадратичное Отклонение (СКО) дл  каждой обработанной выборки. Всего испытательный звуковой фрагмент содержал 2220 выборок, что составл ет около 8 сек звучани .The measurements were carried out as follows: the same signal was processed using the device selected as a prototype and the proposed device, and the standard deviation (RMS) for each processed sample was calculated. In total, the test sound fragment contained 2220 samples, which is about 8 seconds of sound.

Субъективно-статистическа  экспертиза подтвердила, что предлагаемого устройство улучшает качество звучани  восстановленного сигнала.A subjective statistical examination confirmed that the proposed device improves the sound quality of the reconstructed signal.

Предложенное решение позволит в синтезаторах позывных снизить шумы квантовани  и тем самым исключить необходимость в наращивании сложных, дорогосто щих ЗУ.The proposed solution will make it possible to reduce the quantization noise in call sign synthesizers and thereby eliminate the need to build up complex, expensive memory devices.

Claims (2)

1. Преобразователь кода спектра звукового сигнала, содержащий запоминающий1. The code Converter spectrum of the audio signal containing a storage узел, выход которого соединен с первым информационным входом селектора мантисс и информационным входом детектора пор дка максимальной составл ющей, выход которого подключен к информационному входу регистра кода пор дка, выход которого соединен с информационным входом формировател  разр дностей мантисс и вторым информационным входом селектора мантисс, запоминающий блок, выход которого  вл етс  выходом преобразовател , и синхронизатор, соответствующие выходыa node whose output is connected to the first information input of the mantissa selector and the information input of the detector of the order of the maximum component, the output of which is connected to the information input of the code register register, the output of which is connected to the information input of the mantissas shaper and the second information input of the mantissa selector block, the output of which is the output of the converter, and a synchronizer, the corresponding outputs которого подключены к входам синхронизации всех блоков преобразовател , о тличающийс  тем, что, с целью повышени  точности преобразовани  за счет снижени  шумов квантовани , в преобразователь введены регистр разр дностей мантисс и блок суммировани , выход формировател  разр дностей мантисс соединен с информационным входом регистра разр дностей мантисс, вход синхронизации которого и вход синхронизации блока суммировани  подключены к соответствующимwhich are connected to the synchronization inputs of all converter blocks, characterized in that, in order to increase the conversion accuracy due to the reduction of quantization noise, the mantiss bit register and the summing unit are introduced into the converter, the mantiss bit generator output is connected to the information input of the mantiss bit register the synchronization input of which and the synchronization input of the summing unit are connected to the corresponding выходам синхронизатора, выход регистра разр дностей мантисс соединен с третьим информационным входом селектора мантисс , первый и второй выходы которого подключены к одноименным входам блокаoutputs of the synchronizer, the output of the register of differences mantiss is connected to the third information input of the selector mantiss, the first and second outputs of which are connected to the inputs of the same block суммировани , выход которого соединен с первым информационным входом запоминающего блока, второй информационный вход которого подключен к выходу детектора пор дка максимальной составл ющей,summing, the output of which is connected to the first information input of the storage unit, the second information input of which is connected to the output of the detector in the order of the maximum component, информационный и тактовый входы запоминающего узла  вл ютс  одноименными входами преобразовател .the information and clock inputs of the storage node are the inputs of the converter of the same name. 2. Преобразователь по п.1, о т л и ч а ющ и и с   тем, что запоминающий узел содержит счетчик импульсов, первый и второй блоки управл емой задержки, блок оперативной пам ти и демультиплексор, информационный вход которого и вход счетчика2. The Converter according to claim 1, with the exception that the memory node contains a pulse counter, the first and second blocks of controlled delay, random access memory block and demultiplexer, the information input of which and the input of the counter импульсов  вл ютс  соответственно информационным и тактовым входами узла, выход счетчика импульсов соединен с управл ющими входами блоков управл емой задержки и демультиплексора, первый и второйpulses are respectively the information and clock inputs of the node, the output of the pulse counter is connected to the control inputs of the blocks of the controlled delay and demultiplexer, the first and second выходы которого подключены к информационным входам соответственно первого и второго блоков управл емой задержки, выходы которых объединены и соединены с входом блока оперативной пам ти, выходthe outputs of which are connected to the information inputs of the first and second blocks of controlled delay, the outputs of which are combined and connected to the input of the RAM block, the output которого  вл етс  выходом узла.which is the output of the node. N/2N / 2 N. 2N. 2 N-2N-2 е)e) ii аand №No. 99 2Z2Z т/и/ д J, -уарз/тфд&кйс t / a / d J, -arz / tfd & kys 6Ј6Ј ЈЈЯнйм%УК- ---ЈЈYanim% UK- --- JDCDU зэйду дЈJDCDU Zaidu dЈ S WUS wu /Ј/ Ј е «-e "- L2L2 ЯI AM (К(TO 81900818190081