RU1774346C - Forward and reverse cosine transformation device - Google Patents

Abstract

Изобретение относитс  к построению устройств цифровой вычислительной техники и дискретной автоматики. Устройство вычисл ет последовательность коэффициентов ДКП длиной К по известной последовательности отсчетов длиной N в кодере и обратное преобразование в декодере. Целью изобретени   вл етс  сокращение аппаратных затрат за счет уменьшени  объема пам ти. Дискретный косинусный преобразователь содержит умножитель, сумматор функции, выходной регистр, регистр функции, счетчик и блок пам ти, формирователь адреса. Новым  вл етс  то, что введен формирователь адреса, позвол ющий обращатьс  к  чейкам пам ти в определенном пор дке. Объем ПЗУ уменьшен в N/4 раза, число разр дов счетчика сокращено в 2 раза. 3 ил. сл сThe invention relates to the construction of digital computing devices and discrete automation. The device calculates a sequence of DCT coefficients of length K from a known sequence of samples of length N in the encoder and the inverse transform in the decoder. The aim of the invention is to reduce hardware costs by reducing the amount of memory. The discrete cosine converter comprises a multiplier, a function adder, an output register, a function register, a counter and a memory unit, and an address generator. What's new is that an address generator has been introduced that allows you to access memory cells in a specific order. The volume of ROM is reduced by N / 4 times, the number of bits of the counter is reduced by 2 times. 3 ill. next to

Description

Изобретение относитс  к построению устройств цифровой вычислительной техники и дискретной автоматики. Оно может быть использовано в радиотехнике и св зи, а именно: в цифровых системах радиовещани  и многофункциональной св зи, звукового стереосопровождени  телевидени , записи,хранени  и воспроизведени  звуковых сигналов.The invention relates to the construction of digital computing devices and discrete automation. It can be used in radio engineering and communication, in particular: in digital broadcasting and multifunctional communication systems, stereo audio tracking of television, recording, storage and reproduction of audio signals.

Целью изобретени   вл етс  сокращение аппаратных затрат за счет уменьшени  в N/4 раз объема блока пам ти, где N - объем выборки реализации процесса.The aim of the invention is to reduce hardware costs by reducing N / 4 times the size of the memory block, where N is the sample size of the process implementation.

Блок-схема устройства представлена на фиг. 1; на фиг. 2 представлена схема формировател  адреса дл  пр мого и обратного преобразовани  при пр мом преобразовании; на фиг. 3 - схема формировател  при обратном преобразовании.A block diagram of the device is shown in FIG. 1; in FIG. 2 is a schematic diagram of an address driver for forward and reverse conversion in a forward conversion; in FIG. 3 is a schematic diagram of a former during inverse transformation.

Устройство (фиг. 1) содержит умножитель 1, информационный вход 2. блок 3 пам ти , сумматор 4 функции, регистр 5 функции, выходной регистр 6, выход 7. счетчик 8. входы 9 и 10 первой и второй тактовых последовательностей, вход 11 сброса, формирователь 12 адреса дл  пр мого и обратного преобразовани .The device (Fig. 1) contains a multiplier 1, information input 2. memory block 3, adder 4 functions, register 5 functions, output register 6, output 7. counter 8. inputs 9 and 10 of the first and second clock sequences, reset input 11 , an address generator 12 for forward and reverse conversion.

Формирователь 12 (фиг. 2) при пр мом преобразовании содержит сумматор 13, информационный вход 14, выход 15, сумматор 16, регистр 17.Shaper 12 (Fig. 2) for direct conversion contains an adder 13, information input 14, output 15, adder 16, register 17.

Формирователь 12 (фиг. 3) при обрат- ком преобразовании содержит сумматорShaper 12 (Fig. 3) in the inverse transformation contains an adder

44 VI44 VI

ЈьЈь

соwith

ОABOUT

18, регистр 19, информационный вход 20 и выход 21.18, register 19, information input 20 and output 21.

Устройство вычисл ет последовательность коэффициентов дискретного косинусного преобразовани  (ДКП) YK по исходной последовательности отсчетов Хп согласно выражению:The device calculates a sequence of coefficients of discrete cosine transform (DCT) YK from the original sequence of samples Xn according to the expression:

YK VcKXn s- -k, (1)YK VcKXn s- -k, (1)

П 0N 0

где , 1, .,., К-1, К-й из коэффициентоо ДКП, которые представл ют мгновенный спектр обрабатываемого сигнала;where, 1,.,., K-1, K-th of the DCT coefficients, which represent the instantaneous spectrum of the processed signal;

,1,..., N-1, n-ый ИКМ отсчет в интервале преобразовани ;, 1, ..., N-1, n-th PCM sample in the conversion interval;

К - количество коэффициентов ДКП;K is the number of DCT coefficients;

N - объем выборки (число отсчетов в интервале преобразовани )N is the sample size (the number of samples in the conversion interval)

Ск - при Ck - when

,2К-1, , 2K-1,

и выполн ет обратное преобразование восстановленной в декодере последовательности коэффициентов спектрального преобразовани  YK в блоки отсчстовх согласно выражению:and performs the inverse transform of the sequence of spectral transform coefficients YK restored in the decoder into blocks of frames according to the expression:

к - 1to - 1

v V v ,.„  (2п +1) ..,v V v.. „(2п +1) ..,

2, СкУкСОЗ „ ., К2, SKUKSOZ „., K

К 0K 0

2 N2 N

(2)(2)

ОбычноUsually

, mG {4,5....}, mG {4,5 ....}

На вход 9 устройства поступает тактова  последовательность, соответствующа  периоду подачи отсчетов на вход 2. На вход 10 поступает тактова  последовательность с периодом, г К раз большим, чем на входе 9.At the input 9 of the device receives a clock sequence corresponding to the period of submission of samples at input 2. At the input 10 receives a clock sequence with a period of r K times greater than at input 9.

Дл  каждого коэффициента ДКП происходит перемножение умножителем 1 всехМ отсчетов, поступающих на информационный вход 2, на соответствующее значение косинусов, записанных в блок 3 пам ти. Согласно выражению (1), при вычислении всех (N.K) произведений достаточно использовать только 4N различных значений косинуса , т.е. косинус - функци  периодическа , с периодом 2лг. В блок пам ти записывают л-- К 2NFor each DCT coefficient, the multiplier 1 multiplies all M samples received at information input 2 by the corresponding cosine value recorded in the memory block 3. According to expression (1), when calculating all (N.K) products, it is sufficient to use only 4N different cosine values, i.e. cosine - the function is periodic, with a period of 2lg. In the memory block write l-- K 2N

4N значений, и с помощью формировател  12 адреса организуют обращение к соответствующей  чейке пам ти при вычислении соответствующего произведени .4N values, and using the address generator 12, an appeal is made to the corresponding memory cell when calculating the corresponding product.

В сумматоре 4 результат текущего умножени , поступающий на один вход сумматора 4 функции с выхода умножител ,In the adder 4, the result of the current multiplication received at one input of the adder 4 functions from the output of the multiplier,

значени  coscos values

-(,14N-1)- всего- (, 14N-1) - total

складываетс  с результатом предыдущего умножени , записанным в регистре 5 функции в предыдущем такте.added to the result of the previous multiplication recorded in function register 5 in the previous clock cycle.

В выходной регистр 6 последовательноIn output register 6 sequentially

записываютс  значени  всех коэффициентов ДКП. Выход 7 регистра 6  вл етс  выходом устройства.values of all DCT coefficients are recorded. The output 7 of register 6 is the output of the device.

При вычислении К-го коэффициента ДКП при переходе от одного произведени When calculating the Kth coefficient of DCT in the transition from one product

0 к следующему необходимо в каждом такте увеличивать адрес  чейки блока 3 пам ти, из которой считываетс  значение косинуса, на 2К. При переходе к вычислению К+1-го коэффициента необходимо считывать зна5 чени  косинусов с шагом 2К+2. Такой цикл обращени  к нужным  чейкам обеспечивает формирователь 12 адреса.0 to the next, in each clock cycle, it is necessary to increase the address of the cell block of memory 3 from which the cosine value is read by 2K. When proceeding to the calculation of the K + 1th coefficient, it is necessary to read the cosines with a step of 2K + 2. Such a loop for accessing the desired cells is provided by the address generator 12.

Отметим, что при реализации обратного ДКП согласно выражению (2) структурна Note that when implementing inverse DCT according to expression (2) is structural

0 схема устройства идентична схеме устройства ДКП, приведенной на фиг. 1, что вытекает из сравнени  выражений (1) и (2).0, the device diagram is identical to that of the DCT device shown in FIG. 1, which follows from a comparison of expressions (1) and (2).

Отличие заключаетс  лишь в построении формировател  12 адреса, т.к. при вос5 становлении n-го отсчета -см. выражение (2) - необходимо при переходе от вычислени  текущего произведени  к вычислению последующего увеличивать номер  чейки, из которой считываетс  соответствующее зна0 чение косинуса, на 2п+1.The only difference is in the construction of the address generator 12, since when restoring the nth reference, see expression (2) - it is necessary, when switching from calculating the current product to calculating the subsequent one, increase the number of the cell from which the corresponding cosine value is read by 2n + 1.

Формирователь адреса, схема которого приведена на фиг. 2, обеспечивает обращение к  чейкам блока пам ти, номера которых определ ютс  согласно выражениюThe address generator, the circuit of which is shown in FIG. 2, provides access to the cells of the memory unit, the numbers of which are determined according to the expression

5 Ю-2К п, , 1, ..., N-1 при вычислении К-го коэффициента ДКП при пр мом ДКП.5 S-2K p,, 1, ..., N-1 when calculating the K-th coefficient of DCT for direct DCT.

Формирователь адреса, схема которого приведена на фиг. 3, обеспечивает обращение к  чейкам блока пам ти, номера кото0 рых определ ютс  согласно выражению (2п+1) К,The address generator, the circuit of which is shown in FIG. 3, provides access to the cells of the memory unit, the numbers of which are determined according to the expression (2n + 1) K,

КО, 1К-1KO, 1K-1

при вычислении n-го отсчета по восстановленным в декодере коэффициентам ДКП.when calculating the n-th sample using DCT coefficients restored in the decoder.

5 По сравнению с прототипом объем пам ти сокращен в N/4 раз и составл ет 4N слов, число разр дов счетчика 8 сокращено в 2 раза.5 Compared with the prototype, the memory size is reduced by N / 4 times and is 4N words, the number of bits of the counter 8 is reduced by 2 times.

Claims (3)

01. Устройство дл  пр мого и обратного01. Device for forward and reverse косинусного преобразовани , содержащее счетчик, блок пам ти, умножитель, сумматор функции, регистр функции и выходной регистр , причем информационный входустрой5 ства соединен с входом первого сомножител  умножител , вход второго сомножител  которого соединен с выходом блока пам ти, выход умножител  соединен с входом первого слагаемого сумматора функции, вход второго слагаемого которого соединен с выходомcosine transform, comprising a counter, a memory unit, a multiplier, a function adder, a function register and an output register, wherein the information input of the device 5 is connected to the input of the first multiplier of the multiplier, the input of the second factor of which is connected to the output of the memory unit, the output of the multiplier is connected to the input of the first term function adder, the second term of which is connected to the output регистра функции, информационный вход которого соединен с выходом сумматора функции и информационным входом выходного регистра, выход которого соединен с выходом устройства, вход первой тактовой последовательности которого соединен с входами синхронизации умножител  и регистра функции, вход установки в О которого соединен с входом синхронизации выходного регистра и входом второго тактовой последовательности устройства, вход сброса которого соединен с входом установки в О счетчика, отличающеес  тем, что, с целью сокращени  аппаратных затрат за счет уменьшени  в N/4 раз объема блока пам ти, где N - обьем выборки реализации процесса, оно содержит формирователь ад- ресэ дл  пр мого и обратного преобразований , информационные входы с первого по m-й разр дов которого соединен с выхода- ми соответствующих разр дов счетчика, где rrHogaN, выходы с первого по (т+2)-й разр дов формировател  адреса дл  пр мого и обратного преобразований соединены с адресными входами соответствующих разр - дов блока пам ти, входы синхронизации и установки формировател  адреса дл  пр мого и обратного преобразований соединены соответственно с входами первой и второй тактовых последовательностей уст- ройства, вход второй тактовой последовательности которого соедин-ен с входом синхронизации счетчика.function register, the information input of which is connected to the output of the function adder and the information input of the output register, the output of which is connected to the output of the device, the input of the first clock sequence of which is connected to the synchronization inputs of the multiplier and the function register, the installation input to which is connected to the synchronization input of the output register and the input of the second clock sequence of the device, the reset input of which is connected to the input of the installation in the counter O, characterized in that, in order to reduce the apparatus costs due to the reduction in N / 4 times the size of the memory block, where N is the sample size of the process implementation, it contains an address generator for direct and inverse transformations, information inputs from the first to the mth bits of which are connected to the output - by the corresponding bits of the counter, where rrHogaN, the outputs from the first to (t + 2) -th bits of the address generator for the forward and reverse conversions are connected to the address inputs of the corresponding bits of the memory block, synchronization inputs and settings of the address generator for direct and reverse transformations are connected respectively to the inputs of the first and second clock sequences of the device, the input of the second clock sequence of which is connected to the synchronization input of the counter. 2. Устройство по п. 1, отличающее- с   тем, что формирователь адреса дл  пр - мого и обратного преобразований в режиме пр мого преобразовани  содержит два сумматора и регистр, причем информационные входы с первого по m-й разр дов формировател  соединены с информационными вхо- дами соответствующих разр дов первого2. The device according to claim 1, characterized in that the address generator for the forward and reverse conversions in the forward conversion mode contains two adders and a register, the information inputs from the first to the mth bits of the former being connected to the information inputs - Dams of the corresponding bits of the first слагаемою первого и второго сумматоров, выходы с первого по (т+2)-й разр дов первого сумматора соединены с выходами соответствующих разр дов, вход синхронизации которого соединен с входом синхронизации регистра, выходы с первого по (т+1)-й разр дов которого соединены с информационными входами соответственно с второго по (т+2)-й разр дов второго слагаемого первого сумматора и информационными входами соответственно с первого по (гги-1}-й разр дами второго слагаемого второго сумматора , выходы разр дов которого соединены с информационными входами соответствующих разр дов регистра, вход установки в О которого соединен с входом установки формировател , вход логического нул  которого соединен с входом первого разр да второго слагаемого первого сумматора.term of the first and second adders, the outputs from the first to (t + 2) -th bits of the first adder are connected to the outputs of the corresponding bits, the synchronization input of which is connected to the register synchronization input, the outputs from the first to (t + 1) -th bits which are connected to information inputs, respectively, from the second to (t + 2) th bits of the second term of the first adder and information inputs, respectively, from the first to (ggi-1} th bits of the second term of the second adder, the outputs of which bits are connected to informationstrokes corresponding register bit rows, a set input of which is connected to the input for setting the shaper, a logic-zero input connected to the input of the first discharge of the second term of the first adder. 3. Устройство по п. 1, отличающее- с   тем, что формирователь адреса дл  пр мого и обратного преобразований в режиме обратного преобразовани  содержит сумматор и регистр, выходы с первого по (т+2)- й разр дов которого соедичены с выходами соответствующих разр дов формировател  и информационными входами соответствующих разр дов второго слагаемого сумматора , информационные входы с второго по (т+1)-й разр дов первого слагаемого которого соединены с входами соответственно с первого по rn-й разр дов формировател , входы синхронизации и установки которого соединены с входами соответственно синхронизации и установки в О регистра, информационные входы разр дов которого соединены с выходами соответствующих разр дов сумматора, информационный вход первого разр да первого слагаемого которого соединен с входом логической единицы формировател .3. The device according to claim 1, characterized in that the address generator for the forward and reverse transforms in the inverse transform mode comprises an adder and a register, the outputs from the first to (t + 2) th bits of which are connected to the outputs of the corresponding bits shaper and information inputs of the corresponding bits of the second term of the adder, information inputs from the second to (t + 1) -th bits of the first term of which are connected to the inputs respectively from the first to rn-th bits of the shaper, synchronization inputs and set whose kits are connected to the inputs of synchronization and installation in О of the register, the information inputs of the bits of which are connected to the outputs of the corresponding bits of the adder, the information input of the first bit of the first term of which is connected to the input of the logical unit of the generator. ЪB Фиг.2Figure 2