RU1793440C - Device for priority interrupt - Google Patents

Abstract

Изобретение относитс  к вычислитель ной технике и может быть использовано в микропроцессорных вычислительных системах дл  обслуживани  запросов на преры- вание Q-шины и шины VME. Цель изобретени  - расширение области применени  устройства за счет совместной обработки запросов различных магистралей. Устройство приоритетного прерывани  содержит два блока приоритета, элемент НЕ, элемент ИЛИ-НЕ, одновибратор, группу элементов ИЛИ, п ть элементов И, два элемента ИЛИ, элемент задержки, два дешифратора: и блок элементов задержки. Устройство позвол ет совместно централизованно обрабатывать запросы на прерывание как Q-шины, так и шины.УМЕ.. 1 з.п. ф-лы, 5мл.The invention relates to computer technology and can be used in microprocessor computing systems to serve interrupt requests for the Q-bus and VME bus. The purpose of the invention is to expand the scope of the device by jointly processing requests from various highways. The priority interrupt device contains two priority blocks, a NOT element, an OR-NOT element, a single vibrator, a group of OR elements, five AND elements, two OR elements, a delay element, two decoders: and a delay element block. The device allows you to jointly centrally process interrupt requests for both the Q-bus and the bus. UME .. 1 zp 5 ml.

Description

Изобретение относитс  к вычислительной технике и может быть использовано в микропроцессорных вычислительных системах дл .обслуживани  запросов на прерывание Q-шины и шины VME.The invention relates to computer technology and can be used in microprocessor computing systems to service interrupt requests for the Q-bus and VME bus.

Цедью изобретени   вл етс  р.асшире- ние области применени  за.счёт совместной обработки запросов различных магистралей , / -.О. - - . .The invention is aimed at expanding the scope of application due to the joint processing of requests from various highways, / -O. - -. .

На фиг, 1 представлена функциональна  схема устройства; на фиг. 2 - функциональна  схема узла обработки запроса ; на фиг. 3 - перва  временна  диаграмма работы устройства; на фиг. 4 - втора  временна  диаграмма работы устройства; на фиг. 5 - выходные характеристики устройства при обслуживании запросов шины УМЕ,On Fig, 1 presents a functional diagram of a device; in FIG. 2 is a functional diagram of a request processing node; in FIG. 3 is a first timing diagram of a device; in FIG. 4 is a second timing diagram of the operation of the device; in FIG. 5 - output characteristics of the device when servicing requests bus UME,

Устройство (фиг. 1) содержит вход 1 на чальной установки устройства, первый блокThe device (Fig. 1) contains input 1 on the initial installation of the device, the first block

2 приоритета первый управл ющий вход 3,2 priority first control input 3,

вход4 подтверждени  прерывани , элемент ИЛИ-НЕ 5, одновибратор 6, элемент ИЛИ 7, группу n+m элементов ИЛИ 8, первую группу запросных входов 9, первую группу входов 10 приоритета, вторую группу 11 запросных входов, вторую группу входов 12 приоритета, второй блок 13 приоритета, первый элемент И 14, выход 15 запроса на прерывание, второй элемент И 17, первый дешифратор 18, третий элемент И 19, элемент 20 задержки, выход 21 ответа, элемент НЕ 22, выход 23 расширени , первые адресные выходы 24, втора  группа выходов 25 подтверждени  прерывани , четвертый элемент И 26, второй дешифратор 27, выход 28 зан тости, второй элемент ИЛИ 29, п тый элемент И 30, второй управл ющий вход 31, третий управл ющий вход 32, вторую группу адресных выходов 33, блок 34 элементов задержки, группу управл ющих выходов 35.interrupt confirmation input4, OR-NOT element 5, single-vibrator 6, OR element 7, group n + m elements OR 8, first group of request inputs 9, first group of input 10 priority, second group 11 of request inputs, second group of input 12 priority, second priority block 13, first AND element 14, interrupt request output 15, second AND element 17, first decoder 18, third AND element 19, delay element 20, response output 21, element 22, extension output 23, first address outputs 24, the second group of outputs 25 interrupt confirmation, the fourth element And 26, W swarm decoder 27, the output 28 busy, the second OR element 29, the fifth AND gate 30, a second control input 31, third control input 32, a second group of address outputs 33, unit delay elements 34, group of control outputs 35.

Каждый из n+m узлов обработки запросов первого 2 и второго i3 блоков приоритета содержит триггер р-типа 36, элемент И-НЕEach of the n + m request processing nodes of the first 2 and second i3 priority blocks contains a p-type trigger 36, an AND-NOT element

37,изв. ;;;.. ;--,;v:,./. .:/ ..;..- :-.37, Izv. ; ;; ..; -,; v:,. /. .: / ..; ..-: -.

За вленное устройство позвол ет построить (п+т уровневую векторную систему прерываний с врзмржностью маскировани  и реализовано: ;в двух вари- антахгдл  п 1, m 7, kV8, (Ыакс 1:б), Дл  п 3, m 7, k - В, формиру  вреьмиразр д- ный адрес.вектора прерыв й  проце ССОру, работающ ему по Q шине (микроЭВМ Элек- троника-бО , микропроцессоры Т806ВМ2, 1801ВМ2,1801ЕМЗ). Вкачестве элементной базҐ иепользойзнь микросхемы 533, 556, 559 серий. Могут быть использованы микросхемы К155, К555 серий, ; - лThe proposed device allows you to build (n + t-level vector interrupt system with instant masking and implemented:; in two options n 1, m 7, kV8, (Yax 1: b), For n 3, m 7, k - B, forming the timed address of the vector, the interrupt process of the SSOR, working on it on the Q bus (microcomputer Electronics-bO, microprocessors T806VM2, 1801VM2,1801EMZ). As an element base, I use the microcircuit 533, 556, 559. microcircuits K155, K555 series are used,; - l

Одновибратор 6 реализованна микро- схеме 533;АГ3 5АГЗ) по схеме; приведен ной в справочнике Шило В.Л. Попул рные цифровые микросхемы, 1988, с.189, табл.. 1.115 и с. 190, рис.1.138г, дл  запуска по положительному перепаду (из логического О в логическую 1) входного сигнала. Учитыва , что врем  цикла записи-чтени , приема адреса вектора прерывани  в .указанных выше микроЭВМ составл ет примерно 1,5,..2,5 мкс, длительность импульса высокого уровн  на выходе одновиб- ратора 6 выбираетс  равной 3...7 мкс. Дл  построени  первого и второго дешифраторов 18 и 27 использованы посто нные запоминающие устройства (ПЗУ) 556 РТ5 емкостью 4096 бит с организацией 512 8 и открытым коллектором. Дл  реализации устройства при п 3, т 7 используетс  556 РТ6 с организацией 2К 8 и открытым коллектором . Первый, вторые и третьи управл ющие входы первого дешифратора 18 и-. первыми и вторъгеуправл ющйе входы второго дешифратора 27 подключены к адресным входам соответственно первого и второго ПЗУ. Неиспользованные адресные входы второго дешифратора 27 соединены с нулевой шиной источника питани . Выходами дешифраторов 18, 27  вл ютс  выходы информационных разр дов ПЗУ, причём каждый из выходов ПЗУ соединен через резистор 1...3 кОм с напр жением питани  +5 В. Четыре управл ющих входа первого и второго ПЗУ соединены с шинами питани  устройства со глаено режиму считывани . Восьмиразр дный адрес вектора прерывани  на выходе первого дешифратора 18 и семь управл ющих сйгналов на выходе второго дешифратора 27 программируютс  пользователем в зависимости от кодов сиг- налов на первых и Третьих входах дешифратора 18 и первых входах дешифратора 27. При этом на вторых: управл ющих входахSingle vibrator 6 is implemented by micro-circuit 533; AG3 5AGZ) according to the scheme; given in the reference Shilo V.L. Popular Digital Circuits, 1988, p. 189, tab. 1.115 and p. 190, Fig. 1.138g, for triggering on a positive edge (from logical O to logical 1) of the input signal. Taking into account that the time of the write-read cycle, reception of the address of the interrupt vector in the above microcomputers is approximately 1.5, .. 2.5 μs, the duration of the high-level pulse at the output of the single-vibrator 6 is selected equal to 3 ... 7 μs . For the construction of the first and second decoders 18 and 27, read-only memory devices (ROM) 556 PT5 with a capacity of 4096 bits were used with 512 8 organization and an open collector. For the implementation of the device at n 3, m 7 556 PT6 is used with 2K 8 organization and an open collector. The first, second and third control inputs of the first decoder 18 and -. the first and second control inputs of the second decoder 27 are connected to the address inputs of the first and second ROMs, respectively. The unused address inputs of the second decoder 27 are connected to the zero power supply bus. The outputs of the decoders 18, 27 are the outputs of the ROM bits, each of the ROM outputs connected through a 1 ... 3 kOhm resistor with a supply voltage of +5 V. The four control inputs of the first and second ROMs are connected to the device power buses read mode. The eight-bit address of the interrupt vector at the output of the first decoder 18 and the seven control signals at the output of the second decoder 27 are programmed by the user depending on the signal codes at the first and Third inputs of the decoder 18 and the first inputs of the decoder 27. In this case, at the second: control inputs

данных дешифраторов сигнал логического О. При наличии на вторых управл ющих входах первого 18 и второго 27 дешифраторов сигналов логической 1 на выходахdata of decoders is a signal of logical O. If there are 27 decoders of signals of logic 1 at the outputs on the second control inputs of the first 18 and second

данных дешифраторов (ПЗУ) также сигна- . лы логической 1 (высокого уровн ) при любой комбинации входных сигналов на входах 1,3..data decoders (ROM) is also a signal. logic 1 (high level) for any combination of input signals at inputs 1,3 ..

Элемент 20 задержки реализован набуферном элементе без инверсии, с открытым коллектором микросхемы К155 Л Н4. На входе буферного элемента установлена интегрирующа  цепочка, состо ща  из резистора и конденсатора, причем входом элемента 20The delay element 20 is implemented on the buffer element without inversion, with an open collector of the K155 L H4 chip. An integrating circuit consisting of a resistor and a capacitor is installed at the input of the buffer element, and the input of element 20

5 задержки  вл етс  первый вывод резистора , второй вывод которого соединен с входом буферного элемента и первым выводом Конденсатора, второй вывод которого соединен с нулевой шиной источника питани .5 delay is the first terminal of the resistor, the second terminal of which is connected to the input of the buffer element and the first terminal of the Capacitor, the second terminal of which is connected to the neutral bus of the power supply.

0 Выходом элемента задержки служит выход буферного элемента, .соединенный с первым выводом резистора пор дка 1 кОм, второй вывод которого соединен с напр жением источника питани  +5 В. Вы5 бором номинала резистора и,конденсатора интегрирующей цепочки осуществл етс  выбор времени задержки, равной Od ..,0,2 мкс, . . / ,-- 0 The output of the delay element is the output of the buffer element connected to the first output of the resistor of the order of 1 kΩ, the second output of which is connected to the voltage of the power supply +5 V. By selecting the resistor and the capacitor of the integrating circuit, the delay time is chosen equal to Od .., 0.2 μs,. . /, -

Блок 34 элементов задержки состоит изBlock 34 delay elements consists of

0 трех элементов задержки дл  сигналов 35, Каждый из элементов задержки блока 34 реализован анал огично элементу 20 задер- жки. Врем  задержки каждого из элементов задержки блока 34 составл ет 35...60 не.0 of three delay elements for signals 35. Each of the delay elements of block 34 is implemented analogously to delay element 20. The delay time of each of the delay elements of the block 34 is 35 ... 60 ns.

5 При необходимости (большой загруженности Q-шины И шины VME выходные сигналы 15, 16, 23, 24, 25, 28, 33, 35 также следует подключить к магистрал м через буферные элементы микросхемы К155 Л Н4.5 If necessary (high congestion of the Q-bus AND VME bus, the output signals 15, 16, 23, 24, 25, 28, 33, 35 should also be connected to the trunk lines through the buffer elements of the K155 L H4 chip.

0 Следует отметить, что работой за вл емого устройства управл ет микроЭВМ, имеюща  системный канал (магистральный интерфейс) Q-шины,  вл ющийс  упрощенным вариантом интерфейса Обща  шина0 It should be noted that the operation of the claimed device is controlled by a microcomputer having a system channel (trunk interface) of the Q-bus, which is a simplified version of the shared bus interface

5 (ГОСТ 26765,51-8). За вл емое устройство обеспечивает также обработку запросов на прерывание программы устройств ввода- вывода, имеющих системный канал шины VME,  вл ющийс  в насто щее врем  един0 ственным международным стандартом дл  8, 16, 24, 32 разр дных микропроцессорных систем (4, 5).:5 (GOST 26765.51-8). The inventive device also provides processing of requests for interrupting the program of input / output devices having a system channel of the VME bus, which is currently the only international standard for 8, 16, 24, 32 bit microprocessor systems (4, 5). :

ПРИ.ЭТОМ сигналы 1,3,4,9, 15,21,23,24  вл ютс  магистральными сигналами Q-ши5 ны,Сигналы 11, 28, 31, 32, 33, 35  вл ютс  магистральными сигналами шины VME. Входные сигналы первой 10 и второй 12 трупп приоритета могут задаватьс  как с помощью дополнительного регистра приоритета , управл емого магистральнымиAT THIS, signals 1,3,4,9, 15,21,23,24 are the Q-bus trunk signals. Signals 11, 28, 31, 32, 33, 35 are the VME bus trunk signals. The input signals of the first 10 and second 12 priority groups can be set using an additional priority register controlled by the trunk

сигналами, так и с помощью перемычек (наличие логической 1 блокирует обработку соответствующего запроса на прерывание; наличие логического О разрешает обслуживание запроса).by signals, and with the help of jumpers (the presence of logical 1 blocks the processing of the corresponding interrupt request; the presence of logical O allows servicing the request).

Устройство работает следующим образом (фиг. 1).The device operates as follows (Fig. 1).

После подачи напр жени  питани  процессор формирует сигнал начальной установки 1 низкого уровн , который устанавливает в исходное (начальное) состо ние n+m узлов обработки запросов первого 2 и второго 13 блоков приоритета, поступа  на третьи входы каждого узла и соответственно на R-входы триггеров D-ти- па 36 (фиг. 2). При этом на первых и вторых выходах каждого из узлов обработки запросов формируютс  сигналы высокого уровн , на третьих выходах - сйгналы-низкогр уровн . Одновременно устанавливаютс  в ис- ходное состо ние источники, прерывани  и на входах 3, 4, 9, 11, 31, 32 за вл емого устройства формируютс  также сигналы высокого уровн , Каждое устройство (источ- ник), требующее прерывание и формирующее запрос на прерывание, име- ет подпрограмму обслуживани , хран щуюс  в ПЗУ микроЭВМ, вход в которую осуществл етс  автоматически с помощью вектора прерывани . В случаен 2, m 2, К 8 за вл емое устройство обслуживает два запроса на прерывание. 9 Q-шины 1NTi, 1NT2 с приоритетами 10 П i, Tig и два запроса на прерывание 11 шины VME, 1 RQi, 1 R02 с приоритетами 12 Пз, П4. Маскирование ( запрет обслуживани ) запроса осуществл етс  подачей логической 1 на входы приоритетов 10, 12, разрешение обслуживани  запросов - подачей логического О. Процесс обслуживани  прерывани  начинаетс  по окончании сигнала 1 (по вление потенциала высокого уровн ) в момент по влени  запроса на прерывание одной из групп, заз просов 9, 11. При по влении запроса 1NT2 первой группы запросов 9 и отсутствии ма- скировани  по данному запросу на выходе второй схемы ИЛИ группы элементов ИЛИ 8 по вл етс  сигнал низкого уровн , поступающий на третий вход второго узла обработки запроса первого блока 2 приоритета. Данный сигнал устанавливает триггер D-ти- па 36 в единичное состо ние и на инверсном выходе триггера D-типа 36 и соответственно первом выходе второго узла обработки запроса первого блока 2 приори- тета по вл етс  сигнал низкого уровн , поступающий на второй вход элемента И 14. Сигнал низкого уровн  на выходе элемента И 14, поступа  на второй вход элемента ИЛИ 7, вызывает по вление выходного сиг- After applying the supply voltage, the processor generates a low-level initial setting signal 1, which sets the initial (initial) state of n + m request processing nodes of the first 2 and second 13 priority blocks, arriving at the third inputs of each node and, respectively, at the R-inputs of triggers D-type 36 (Fig. 2). At the same time, high-level signals are generated at the first and second outputs of each of the request processing nodes, and low-level signals are generated at the third outputs. At the same time, sources, interrupts are initialized, and high-level signals are also generated at the inputs 3, 4, 9, 11, 31, 32 of the device to be connected. Each device (source) that requires interruption and generates an interrupt request , has a maintenance routine stored in a microcomputer ROM, which is automatically accessed using an interrupt vector. In case of accident 2, m 2, K 8, the claimed device serves two interrupt requests. 9 Q-buses 1NTi, 1NT2 with priorities 10 П i, Tig and two interrupt requests for 11 buses VME, 1 RQi, 1 R02 with priorities 12 Пз, П4. Masking (prohibition of service) of the request is carried out by supplying logical 1 to the inputs of priorities 10, 12, resolution of service by request by supplying logical O. The process of servicing an interrupt begins at the end of signal 1 (the appearance of a high-level potential) at the moment a request for interruption of one of groups, requests 9, 11. When a request 1NT2 of the first group of requests 9 appears and there is no masking for this request, a low-level signal appears at the output of the second OR circuit of the OR group of elements OR 8 th input of the second node processing the request priority of the first block 2. This signal sets the trigger of D-type 36 to a single state and at the inverse output of the trigger of D-type 36 and, accordingly, the first output of the second request processing node of the first priority block 2, a low-level signal appears at the second input of the And element 14. The low-level signal at the output of the AND element 14, entering the second input of the OR element 7, causes the appearance of the output signal

нала запроса 15 (фиг. 3), поступающего на вход запроса на прерывание процессора. Процессор удовлетвор ет требование запроса на прерывание, вырабатыва  сигналы 3, 4 низкого уровн , что в св ою очередь, вызывает по вление на выходе элемента ИЛИ-НЕ 5 сигнала высокого уровн , запуска ющего однбвйбратор 6. Сигнал с выхода одновибратора 6, поступа  н.а первый вход элемента ИЛИ 7. снимает требование запроса на прерывание 15 и блокирует поступление запросов 9, 11 на третьи входы узлов обработки запросов на прерывание первого 2 и второго 13 блоков приоритета. Сигнал подтверждени  прерывани  с выхода элемента ИЛИ-НЕ 5 поступает также на второй вход первого узла обработки запроса первого блока 2 приоритета и соответственно на первые .входы элементов И-НЕ 37, И 38, с помощью которых анализируетс  состо ние триггера D-типа 36 данного узла. Поскольку триггер D-типа 36 первого узла обработки запроса первого блока 2 приоритета установлен в исходное состо ние, то сигнал под- тверждени  прерывани  поступает на выход элемента И 38 и соответственно на третий выход данного узла. Далее сигнал подтверждени  прерывани  поступает на второй вход второго узла обработки запроса первого блока 2 приоритета. Так как триггер D-типа 36 данного узла установлен в единичное состо ние, то дальнейшее прохождение .сигнала подтверждени  прерывани  блокируетс  и на выходе элемента И-НЕ 37 и соответственно втором выходе второго узла обработки запроса первого блока 2 приоритета формируетс  выходной сигнал Р2 первой группы подтверждени  прерывани  16 в виде потенциала низкого уровн . По данному сигналу источник прерывани  снимает запрос на прерывание. Одновременно на выходе элемента И 17 формируетс  сигнал низкого уровн , поступающий на первый вход элемента И 19, вызыва  по вление сигнала низкого уровн  на его выходе . В результате на выходе первого дешифратора 18 по вл етс  восьмиразр дный код адреса вектора прерывани  24, поступающий на магистральные линии АДО...АД7 Q-шины. Далее на выходе элемента 20 задержки по вл етс  сигнал ответа 21 устройства RPLY. Процессор принимает адрес вектора прерывани  24 и Снимает сигналы 3, 4. При этом на выходе элемента И-НЕ 37 и соответственно на втором выходе второго узла обработки запроса первого блока 2 приоритета по вл етс  сигнал высокого уровн , по фронту которого (переход из низкого уровн  в высокий) происходит установка триггера D-типа 36 в исодное состо ние. За вл емое устройство авершает передачу адреса вектора и- сниает сигнал 21. По окончании импульса на ыходе рдновибратора 6 за вл емое устойство вновь выставл ет выходной сигнал 15 при наличии запросов (требований) нешних .устройств, поступающих на перые 9 или вторые Т1 з апросные входы. При о влении запроса IRQ2 второй группы запросов 11 и отсутствии маскировани  поthe request 15 (Fig. 3) received at the input of the request to interrupt the processor. The processor satisfies the interrupt request requirement by generating low-level signals 3, 4, which, in turn, causes the appearance of a high-level signal at the output of the OR-NOT 5 element, which triggers the one-selector 6. The signal from the output of the one-shot 6 is received. and the first input of OR element 7. removes the request for an interrupt request 15 and blocks the receipt of requests 9, 11 to the third inputs of the request processing nodes for interrupting the first 2 and second 13 priority blocks. The interrupt confirmation signal from the output of the OR-NOT 5 element also goes to the second input of the first request processing node of the first priority block 2 and, accordingly, to the first inputs of the AND-NOT 37, AND 38 elements, with which the state of the D-type trigger 36 of this is analyzed node. Since the D-type trigger 36 of the first request processing node of the first priority block 2 is set to the initial state, the interrupt confirmation signal is sent to the output of the And 38 element and, accordingly, to the third output of this node. Next, the interrupt confirmation signal is supplied to the second input of the second request processing unit of the first priority unit 2. Since the D-type trigger 36 of this node is set to one state, the further passage of the interrupt confirmation signal is blocked and the output signal P2 of the first confirmation group is generated at the output of the NAND 37 element and, accordingly, the second output of the second request processing node of the first priority block 2 interrupts 16 as a low level potential. At this signal, the interrupt source removes the interrupt request. At the same time, a low level signal is generated at the output of the And 17 element, which is fed to the first input of the And 19 element, causing a low level signal to appear at its output. As a result, at the output of the first decoder 18, an eight-bit code of the address of the interrupt vector 24 appears on the ADO ... AD7 trunk lines of the Q-bus. Next, the response signal 21 of the RPLY device appears at the output of the delay element 20. The processor receives the address of the interrupt vector 24 and removes signals 3, 4. At the same time, a high-level signal appears at the output of the NAND 37 element and, accordingly, at the second output of the second request processing node of the first priority block 2, from which there is a transition (low-level transition high) sets the D-type 36 trigger to its original state. The claimed device completes the transmission of the vector address and decreases the signal 21. At the end of the pulse at the output of the oscillator 6, the claimed device again sets the output signal 15 when there are requests (requirements) of external devices arriving at the first 9 or second T1 entrances. If an IRQ2 query is generated in the second group of queries 11 and there is no masking by

анному запросу на выходе элемента ИЛИ группы элементов ИЛИ 8 по вл етс  сигнал низкого уровн , поступающий на третий вход второго узла обработки запроса второго блока 13 приоритета. В результате на первом выходе второго узла обработки запроса по вл етс  сигнал низкого уровн , поступающий на четвертый вход элемента И 14/что вызывает по вление выходного сигнала запроса 15 (фиг. 4), По выполнении очередной команды процессор удовлетвор ет требование запроса, вырабатыва  сиг- нальГ 3, 4, также Низкого уровн  (нулевой потенциал). Сигналом высокого уровн  с выхода элемента ИЛИ-НЕ 5 запускаетс  одно- вибратор 6. Требование запроса на прерывание 15 снимаетс . Блокируетс  также поступление запросов на третьи входы узлов обработки запросов на прерывание первого 2 и второго 13 блоков приоритета. Далее сигналом с выхода элемента ИЛИ-НЕ 5 последовательно по приоритету опрашиваютс  узлы обработки запросов первого блока 2 приоритета и первый узел обработки запросов второго блока 13 приоритета.To this request, at the output of the OR element of the group of elements OR 8, a low-level signal appears at the third input of the second request processing unit of the second priority block 13. As a result, at the first output of the second request processing node, a low-level signal appears at the fourth input of AND element 14 /, which causes the output of the request signal 15 (Fig. 4). Upon execution of the next command, the processor satisfies the request requirement, generating a signal - Galley 3, 4, also Low level (zero potential). A high-level signal from the output of the OR-NOT 5 element triggers a single-vibrator 6. The request for interrupt 15 is removed. Requests to the third inputs of the request processing nodes for interrupting the first 2 and second 13 priority blocks are also blocked. Next, the request processing nodes of the first priority block 2 and the first request processing node of the second priority block 13 are sequentially polled by the signal from the output of the OR-NOT 5 element.

При отсутствии зафиксированных запросов в более высокоприоритетных узлах обработки запросо в-сигнал подтверждени  прерывани  поступает на второй вход второго узла обработки запроса второго блока 13 приоритета1, на втором выходе которого по вл етс  потенциал низкого уровн . Данный сигнал входит в состав второй группы выходов 25 подтверждени  прерывани  и поступает на вход источника запроса на прерывание IRQ2. Одновременно сигнал низкого уровн  поступает на второй вход элемента И 26. При этом на выходе данной схем ы формируетс  сигнал низкого уровн ,  вл ющийс  выходом 28 зан тости устройства , поступающий на второй управл ющий вход второго дешифратора 27, При этом на выходе второго дешифратора 27 формируютс  выходные сигналы согласно фиг. 5. Выходные сигналы 33, 35 поступают на шину VME. Получала подтверждение 25, источник запроса I RCte провер ет выполнение следующих условий: соответствует ли его приоритет уровн м на лини х А01...АОЗ, ожидаема  разр дность данных (линии DSO, DS1,In the absence of latched requests at higher priority processing nodes, the interrupt confirmation request-signal arrives at the second input of the second request processing node of the second priority block 13, at the second output of which a low level potential appears. This signal is part of the second group of interrupt acknowledgment outputs 25 and is input to the IRQ2 interrupt request source. At the same time, a low-level signal is supplied to the second input of the And 26 element. At the same time, a low-level signal is generated at the output of this circuit, which is the output 28 of the device’s occupancy, which is fed to the second control input of the second decoder 27. In this case, the output of the second decoder 27 is formed the output signals of FIG. 5. The output signals 33, 35 are sent to the VME bus. Received confirmation 25, the request source I RCte verifies that the following conditions are met: does its priority correspond to levels on lines A01 ... AOZ, expected bit depth (lines DSO, DS1,

(WQPD) больше или равна разр дности его слова-статуса.(WQPD) is greater than or equal to the size of its status word.

Если все услови  выполнены, источник сообщает об этом, устанавлива  на лини хIf all conditions are met, the source reports this, setting it on lines x

шины VME второй 31 и третий 32 управл ющие сигналы низкого уровн . В результате на выходах элемента И 30, элемента ИЛИ 29 и элемента И 19 формируютс  сигналы низкого уровн .. На выходах первого дешифра0 тора 18 формируетс  адрес вектора прерывани  24, а на выходе элемента 20 задержки - сигнал ответа 21 устройства. Процессор принимает адрес вектора прерывани  24 и снимает сигналы 3, 4, что пр.иво5 дит к по влению сигнала высокого уровн  на втором выходе второго узла обработки запроса второго блока 13 приоритета. При этом триггер D-типа 36 данного узла устанавливаетс  в исходное (начальное)состр 0 ние. Сигнал высокого уровн  по вл етс  на выходе элемента И 26 и выходе 28 устройства . Данный сигнал блокирует работу второго дешифратора 27 и на его выходах и выходах 33, 35 устройства в целом такжеVME buses second 31 and third 32 low level control signals. As a result, low level signals are generated at the outputs of AND element 30, OR element 29, and AND 19 element. At the outputs of the first decoder 18, the address of interrupt vector 24 is generated, and at the output of delay element 20, a response signal 21 of the device. The processor receives the address of interrupt vector 24 and picks up signals 3, 4, which leads to the appearance of a high level signal at the second output of the second request processing node of the second priority block 13. In this case, the D-type trigger 36 of this node is set to the initial (initial) state 0. A high level signal appears at the output of the AND element 26 and the output 28 of the device. This signal blocks the operation of the second decoder 27 and at its outputs and outputs 33, 35 of the device as a whole also

5 по вл ютс  сигналы высокого уровн , что приводит к сн тию источником прерывани  сигналов 31 или 32. Учитыва  высокую скорость работы устройства ввода-вывода, имеющих интерфейс шины VME (минималь0 ное врем  цикла равно 100 не), врем  обслуживани  сигналов запроса шины VME процессором Q-шины составл ет примерно . 2...3 мкс. Следует отметить, что запрос шины VME сохран етс  в течение 2 мкс по5, high-level signals appear, which leads to the interruption of signals 31 or 32. Considering the high speed of an I / O device having a VME bus interface (the minimum cycle time is 100 ns), the service time of the VME bus request signals by the processor Q-bus is approximately. 2 ... 3 μs. It should be noted that the VME bus request is stored for 2 μs over

5 окончании его обслуживани  (фиг. 4). В течение этого времени процессором выполн етс  подпрограмма обслуживани  прерывани  (не определ етс  протоколом VME). При этом одновибратором 6 обеспе0 чиваетс  блокировка формировани  выходного сигнала 15 запроса устройства.5 at the end of its service (Fig. 4). During this time, the processor executes the interrupt service routine (not defined by the VME protocol). In this case, the one-shot 6 provides for blocking the formation of the output signal 15 of the device request.

За вл емое устройство обеспечивает последовательное обслуживание запросов на прерывание Q-шины и шины VME с воз5 можностью наращивани  данных устройств . В этом случае выходной сигнал расширени  23 первого устройства приори- тетного прерывани   вл етс  входным сиг-, налом 4 второго устройства приоритетногоThe inventive device provides sequential service of interrupt requests for the Q-bus and VME bus with the possibility of expanding these devices. In this case, the output signal of the extension 23 of the first priority interrupt device is the input signal 4 of the second priority device

0 прерывани . Наивысшим приоритетом обслуживани  запросов Q-шины обладает первый вход первой группы запросов 9, наинизшим - n-й вход. Наивысшим приоритетом обслуживани  запросов шины VME0 interruptions. The first input of the first group of requests 9 has the highest priority for servicing Q-bus requests, and the nth input has the lowest priority. VME bus service highest priority

5 также обладает первый вход второй группы запросов 11, наинизшим - m-й вход. Поскольку шина VME имеет семь линий (уровней ) запросов на прерывани , то лини  с наивысшим приоритетом соедин етс  с первым входом второй группы запросов 11.5 also has the first input of the second group of requests 11, the lowest is the mth input. Since the VME bus has seven interrupt request lines (levels), the line with the highest priority is connected to the first input of the second request group 11.

Выбором и формированием выходных адресных 33 и управл ющих 35 сигналов за вл емое устройство обеспечиваетBy selecting and generating the output address 33 and control 35 signals, the inventive device provides

обслуживание запросов внешних устройств , имеющих интерфейс шины VME с длиной слова 8, 16, 24, 32 бит.service requests of external devices having a VME bus interface with a word length of 8, 16, 24, 32 bits.

Claims (2)

1. Устройство приоритетного прерывани , содержащее первый блок приоритета, состо щий из п (п - число запросных входов первой группы) узлов обработки запросов, элемента НЕ и первого элемента И, причем первые входы п узлов обработки запросов объединены и  вл етс  входом начальной установки устройства, о т л и ч а ю щ е е с   тем, что, с целью расширение области применени  устройства за счет совместной обработки запросов различных магистралей, в него введены элемент ИЛИ-НЕ, одновибра- тор, второй блок приоритета, состо щий из m (m - число запросных входов второй группы ) узлов обработки запросов, группа элементов ИЛИ, второй, третий, четвертый и п тый элементы И, первый и второй элементы ИЛ И, элемент задержки, два дешифратора и блок элементов задержки, причем первый вход элемента ИЛЙ-НЕ  вл етс  первым входом устройства дл  подключени  к шине ввода первой магистрали, второй вход ИЛИ-НЕ  вл етс  вторым входом устройства дл  подключени  к шине подтверждени  прерываний первой магистрали , выход элемента ИЛИ-НЕ соединен с входом одновибратора и вторым входом первого узла обработки запроса первого блока приоритета, выход одновибратора соединен с первым входом первого элемента ИЛИ и первыми входами элементов ИЛИ группы, выходы которых соединены стреть- ими входами соответствующих узлов обработки запросов первого и второго блоков приоритета, вторые входы элементов ИЛИ с первого по n-й элементов ИЛИ  вл ютс  первой группой запросных входов устройства , третьи входы элементов ИЛИ с первого по n-й группы элементов ИЛИ  вл ютс  первой группой входов маскировани  устройства , вторые входы элементов ИЛИ с n-го по m-й группы элементов ИЛИ  вл ютс  второй группой запросных входов устройства, третьи входы элементов ИЛИ с n-го по т-й группы элементов ИЛИ  вл ютс  второй группой входов маскировани  устройства, первые входы узлов обработки запросов второго блока приоритета соединены с первыми входами узлов обработки запросов1. The priority interrupt device, containing the first priority block, consisting of n (n is the number of request inputs of the first group) of the request processing nodes, the element HE and the first element AND, and the first inputs of the p request processing nodes are combined and is the input of the initial installation of the device , moreover, in order to expand the scope of the device due to the joint processing of requests from various highways, an OR-NOT element, a single-vibrator, and a second priority block consisting of m are introduced into it (m is the number of moves of the second group) of request processing nodes, a group of OR elements, the second, third, fourth and fifth AND elements, the first and second elements of the IL AND, a delay element, two decoders and a block of delay elements, and the first input of the element is NOT-the first the input of the device for connecting to the input bus of the first highway, the second input OR is NOT the second input of the device for connecting to the bus for confirming interruptions of the first highway, the output of the OR-NOT element is connected to the input of the one-shot and the second input of the first processing unit wasp of the first priority block, the output of the one-shot is connected to the first input of the first OR element and the first inputs of the OR elements of the group, the outputs of which are connected by the third inputs of the corresponding request processing nodes of the first and second priority blocks, the second inputs of the OR elements from the first to the nth elements OR are the first group of request inputs of the device, the third inputs of the OR elements from the first to the n-th group of elements OR are the first group of inputs of the masking device, the second inputs of the OR elements from the n-th to m-th group of ele ENTOV OR are a second group of inputs interrogation device, the third inputs of the OR elements of n-th to m-th group of elements are OR input group of second masking device, first inputs of the second unit requests priority processing unit connected to the first inputs of request processing units первого блока приоритета, первые выходы узлов обработки запросов первого и второго блоков приоритета соединены с соответствующими входами первого элемента И, выход которого соединён с вторым входом первого элемента ИЛИ, выход которого  вл етс  выходом устройства дл  подключени  к шине запроса на прерывание первой магистрали, вторые выходы узлов обработки запросов,первого блока приоритета соединены с соответствующими входэм и второго элемента И, первой группой информационных , входов первого дешифратора и  вл ютс  первой группой выходов подтверждени  прерывани  устройства, третий выход 1-го (1 1, п-1) узла обработки запросовthe first priority block, the first outputs of the request processing nodes of the first and second priority blocks are connected to the corresponding inputs of the first AND element, the output of which is connected to the second input of the first OR element, the output of which is the output of the device for connecting to the bus request for interruption of the first trunk, second outputs request processing nodes, the first priority block are connected to the corresponding inputs and the second element And, the first group of information inputs of the first decoder and are the first group you device interrupt confirmation moves, third output of the 1st (1 1, n-1) request processing node первого блока приоритета соединен с вторым входом (i+1)-ro узла обработки запросов , третий выход n-го узла обработки запроса первого блока приоритета соединен с вторым входом первого узла обработки запроса второго блока приоритета, третий выход т-го узла обработки запроса которого соединен с входом элемента НЕ, выход которого  вл етс  выходом расширени  устройства, выход второго элемента И соединен с первым входом третьего элемента И, выход которого соединен со стробиру- ющим входом первого дешифратора и входом элемента задержки, выход которогоthe first priority block is connected to the second input of the (i + 1) -ro request processing node, the third output of the nth request processing node of the first priority block is connected to the second input of the first request processing node of the second priority block, the third output of which connected to the input of the element NOT, the output of which is the output of the expansion of the device, the output of the second element And is connected to the first input of the third element And, the output of which is connected to the gate input of the first decoder and the input of the delay element, the output to torogo .  вл етс  выходом устройства дл  подключени  к шине ответа первой магистрали, выходы первого дешифратора  вл ютс . is the output of the device for connecting to the response bus of the first trunk, the outputs of the first decoder are .выходами устройства дл  подключени  к. шинам адреса первой магистрали, вторые выходы узлов обработки запросов второго блока приоритета соединены с соответствующими входами четвертого элемента И, второй группой информационных входов первого дешифратора, первой группой информационных входов второго дешифратора и  вл ютс  второй группой выходов подтверждени  прерывани  устройства, выход четвертого элемента И соединен с первым входом второго элемента ИЛИ, вторым стробирующим входом второго дешифратора и  вл етс  выходом устройства дл  подключени  к шине зан тости второй магистрали , первый вход п того элемента И  вл етс  входом устройства дл  подключени  к шине подтверждени  данных второйthe outputs of the device for connecting the address lines of the first trunk to the second buses, the second outputs of the request processing nodes of the second priority block are connected to the corresponding inputs of the fourth element And, the second group of information inputs of the first decoder, the first group of information inputs of the second decoder and are the second group of device interrupt acknowledgment outputs , the output of the fourth AND element is connected to the first input of the second OR element, the second gate input of the second decoder and is the output of the devices and to connect the second bus to the bus of employment, the first input of the fifth AND element is the input of the device for connecting the second data confirmation bus магистрали, второй вход п того элемента И  вл етс ;третьим управл ющим входом устройства дл  подключени  к шине ошибки передачи второй магистрали, выход п того элемента И соединен с вторым входом второго элемента ИЛИ. выход которого соединен с вторым входом третьего элемента И, перва  группа выходов второго дешифратора  вл етс  группой выходов устройства дл  подключени  к шинам адреса второй маги- . страли, втора  группа выходов которого соединена с соответствующими входами блока элементов з адержки, выходы которого  вл ютс  группой выходов устройства дл  подключени  к шинам синхронизации адреса, стробом данных второй магистрали, третий выход j-го О 1, т-1)узла обработки запросов второго блока приоритета соединен с вторым входом (j+1)-ro узла обработки запросов.highway, the second input of the fifth AND element is the third control input of the device for connecting to the bus a transmission error of the second highway, the output of the fifth AND element is connected to the second input of the second OR element. the output of which is connected to the second input of the third AND element, the first group of outputs of the second decoder is the group of outputs of the device for connecting the second address to the address buses. a line, the second group of outputs of which is connected to the corresponding inputs of the block of delay elements, the outputs of which are the group of outputs of the device for connecting to the address synchronization buses, data strobe of the second trunk, the third output of the j-th O 1, t-1) request processing node of the second priority block is connected to the second input (j + 1) -ro of the request processing node. 2. Устройство по п. 1, от л и чаю щее- с   тем, что узел обработки запросов содержит триггер, элемент И-НЕ и элемент И, причем R-вход триггера  вл етс  первым входом узла обработки запросов, первые входы элементов И-НЕ, И соединены между собой и  вл ютс  вторым входом узла обработки запросов, S-вход триггера  вл етс  третьим входом узла, пр мой выход триггера соединен с вторым входом элемента И- НЕ, инверсный выход триггера соединен с вторым входом элемента И и  вл етс  первым выходом узла обработки запросов, выход элемента И-НЕ соединен с синхровходом триггера и  вл етс  вторым выходом узла обработки запросов, информационный вход триггера соединен с шиной логического нул  устройства, выход элемента И  вл етс  третьим выходом узла обработки запросов.2. The device according to claim 1, wherein the request processing node comprises a trigger, an AND-element and an AND element, the R-input of the trigger being the first input of the request processing node, the first inputs of the AND elements NOT, And are interconnected and are the second input of the request processing node, the S-input of the trigger is the third input of the node, the direct output of the trigger is connected to the second input of the AND gate, the inverse output of the trigger is connected to the second input of the AND gate, and is the first output of the request processing node, the output of the AND-NOT element is connected to the sync input of the flip-flop and is the second output node query processing, data input latch coupled to the bus logic zero device output of the AND is a third output node query. Рог.ЗHorn.Z Фиг. 2FIG. 2 «О"ABOUT «" МM ЈЈ