SU1274634A3 - Device for priority connection of information source to common main line - Google Patents
Device for priority connection of information source to common main line Download PDFInfo
- Publication number
- SU1274634A3 SU1274634A3 SU762378195A SU2378195A SU1274634A3 SU 1274634 A3 SU1274634 A3 SU 1274634A3 SU 762378195 A SU762378195 A SU 762378195A SU 2378195 A SU2378195 A SU 2378195A SU 1274634 A3 SU1274634 A3 SU 1274634A3
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- trigger
- delay
- bus
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
- G06F13/378—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a parallel poll method
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Computer And Data Communications (AREA)
Abstract
Description
Устройство относитс к системам обработки данных, в частности к про цессу обработки данных, осуществл емому по общей шине ввода/вывода. Целью изобретени вл етс повышение быстродействи . На чертеже приведена схема устройства . Схема содержит шину 1 Запрос ши ны, шину 2 Начало цикЛа данных, группу приоритетных пин 3 магистрали , стробируклций выход 4 устройства элементы НЕ 5-8, элементы И 9, 10, элементы И-НЕ 11, 12, элементы ИЛИНЕ 13-17, элементы задержки 18, 19, триггеры 20 и 21 запросов, триггер 22 разрешени . Шины Подтверждение 23, Ожидание 24, Отсутствие подтверждени 25, вход 26 системного сброса, вход 27 запроса,, выход 28. Устройство работает следующим образом, В исходном состо нии нет цикла схемы приоритетов и сигнал запроса шины в шине 1 имеет уровень двоичной I. Когда этот сигнал запроса шины равен двоичной l, то на выхо де элемента НЕ 5 будет уровень двоичного О. Выход элемента НЕ 5 сое динен с одним из входов элемента И 9, на другие входы которого подаютс сигнал очистки 1пины, который нормально равен двоичной 1, и выходной сигнал элемента ИЛИ-НЕ 13, который также, нормально равен двбичной 1. Поэтому выходнойсигнал элемента И 9 представл ет собой двоичный О, когда шина находитс в исходном состо нии, и, следовательно , на выходе элемента з держки 19 будет двоичный О. Наличие двоичного О на входе и: выходе элемента 19 задержки определ ет суп(ествование двЬичной 1 на выходе элемента ИЛИ-НЕ. Когда одно из устройств, подключенных к шине, требует цикл шины, оно асинхронно устанавливает свой триггер 20, так что на его выходе по вл етс двоич на 1. Таким образом, если шина находитс в исходном состо нии, то пер вое действие, которое происходит при переходе шины в рабочее состо ние , заключаетс в установке исто .ником информации триггера 20 запро са. Если на обоих входах элемента И-НЕ 11 будут состо ни двоичной 1, то на его выходе при этом бу342 ет двоичный О. Вследствие этого устанавливаетс триггер 21 запроса, так что на его единичном выходе бует двоична 1. Следовательно,на единичном выходе триггера 21 запроса асинхронным образом устанавливаетс двоична 1. Состо ние двоичной 1 сигнала с единичного выхода триггера 21 попадает в итину 1 в преобразованном виде через элемент НЕ 7 в виде двоичного О. Любой запрос в систему от любого из триггеров 21 запроса различных устройств, подключенных к шине, будет поддерживать в шине состо ние двоичного О. Элемент 19 задержки вносит достаточную задержку дл компенсации задержек распространени , вносимых элементами 14, 11 и триггером 21. Таким образом, даже если в устройстве будет установлен триггер 21 запроса, это еш.е не означает, что устройство с более высоким приоритетом, которое также запрашивает цикл шины, не получит дл себ следующий цикл шины. Например , если устройство с более низким приоритетрм установит свой триггер 21 запроса, то сигнал с уровнем двоичного О подаетс на все устройства, включа и устройство с более высоким приоритетом, которое в свою очередь генерирует состо ние двоичной 1 на выходе своего элемента И 9 и состо ние двоичного О на выходе элемента ИЛИ-НЕ 14, тем самым запреща установку триггера 21 запроса другого подобного устройства с более высоким приоритетом, если триггер 20 другого устройства с более высоким приоритетом еще не был установлен. Если при этом задержка составила, например, около 20 НС, и на выходе элемента 19 задержки другого устройства с более высоким приоритетом установилось состо ние двоичной 1, то на выходе элемента ИЛИ-НЕ 14 будет состо ние двоичного О, так что независимо от того, установлен или нет триггер 20 другого устройства с более высоким приоритетом, выходной сигнал элемента И-НЕ будет представл ть собой двоичную 1, преп тству установке триггера 21 запроса. Таким образом , в это врем у всех устройств будут установлены их триггеры 21 запроса , если они запрашивали обслуживание , на что указывает установкаThe device relates to data processing systems, in particular to a data processing process carried out on a common I / O bus. The aim of the invention is to increase speed. The drawing shows a diagram of the device. The circuit contains bus 1 Bus request, bus 2 Start of data cycle, priority pin group 3 trunk, strobe output 4 devices NOT elements 5-8, AND elements 9, 10, AND-NE elements 11, 12, ORINE elements 13-17, delay elements 18, 19, query triggers 20 and 21, resolution trigger 22. Tires Confirmation 23, Standby 24, No confirmation 25, system reset input 26, request input 27, output 28. The device operates as follows. In the initial state, there is no cycle of the priority scheme and the bus request signal on bus 1 has a binary level I. When this bus request signal is equal to binary l, then the output of the NOT 5 element will be the binary O level. The output of the HE 5 element is connected to one of the inputs of the AND 9 element, the other inputs of which receive a 1 pin clear signal, which is normally equal to binary 1, and the output signal of the element OR NOT 13, to The second signal is also normally equal to two-bit one. Therefore, the output signal of the AND 9 element is a binary O when the bus is in the initial state, and therefore the output of the element of the holder 19 is binary O. The presence of the binary O at the input and: the output of the element 19, the delay determines the soup (declaring a binary 1 at the output of an OR-NOT element. When one of the devices connected to the bus requires a bus cycle, it sets its trigger 20 asynchronously, so that binary output appears at its output. Thus if the tire is in its original state ns, the lane howling effect, which occurs at the transition tire operating state, is to install ISTO .nikom trigger information 20 lock the belt. If both inputs of the NANDI element 11 are in the state of binary 1, then at its output a binary O is used at the same time. As a result, a request trigger 21 is set, so binary 1 is output at its single output. Consequently, at a single output of trigger 21 the request is asynchronously set to binary 1. The state of binary 1 of the signal from the single output of trigger 21 enters it 1 in the transformed form through the element NOT 7 as binary O. Any request to the system from any of the triggers 21 queries various devices connected to the bus will not maintain a binary O state on the bus. Delay element 19 introduces sufficient delay to compensate for propagation delays introduced by elements 14, 11 and trigger 21. Thus, even if a request trigger 21 is installed in the device, this does not mean that a device with a higher priority, which also requests a bus cycle, will not receive the next bus cycle for itself. For example, if a device with a lower priority sets its request trigger 21, a binary O signal is sent to all devices, including a device with a higher priority, which in turn generates a binary 1 state at the output of its element AND 9 and binary O at the output of the element OR NOT 14, thereby prohibiting the installation of the trigger 21 of the request of another similar device with a higher priority, if the trigger 20 of another device with a higher priority has not yet been set. If the delay was, for example, about 20 NS, and at the output of the delay element 19 of another device with a higher priority a binary 1 state was established, then the output of the OR-NO 14 element will be a binary O state, so that whether or not trigger 20 of another device with a higher priority is set, the output signal of the NAND element will be binary 1, preventing the trigger trigger 21 from being installed. Thus, at this time, all devices will have their triggers 21 requests set, if they requested service, as indicated by the installation
их триггера 20. После истечени времени задержки, обеспечиваемой элементом 19 устройства, которое первым запросило цикл пины, устройство еще не установившее свой триггер 21 запроса, не может этого сделать до окончани цикла шины. В результате устройство с более высоким приоритетом может захватить шину, даже если его триггер 20 будет установлен с более низким приоритетом.their trigger 20. After the delay time provided by the device element 19, which first requested the pin cycle, the device has not yet established its request trigger 21, can not do this until the bus cycle ends. As a result, a device with a higher priority may capture the bus, even if its trigger 20 is set to a lower priority.
Таким образом, все триггеры 2 запроса устройств, запрашивающих цикл шины, будут установлены в течение такого интервала времени, который определ етс элементом 19 задерки . Несмотр на то, что многие устройства , подключенные к шине, могут установить свои триггеры 21 запроса в течение указанного временного интервала , только одно из этих устройств установит свой триггер 22 разрепени . Устройством сустановленным триггером 22 разрешени будет устройство, обладающее наивысшим приоритетом и запрашивающее цикл шины. Когда это устройство закончит свою работу во врем своего цикла шины, другие устройства с установленными триггерами 21 запроса снова возобнов т требовани дл полчени следующего такого цикла тины и т.д. Поэтому сигнал единичного выхода триггера 21 запроса подаетс не только на элемент НЕ 7, но и поступает на один из входов элемента И-НЕ 12. Нулевой выход триггера 21 соединен с одним входом элемента И 10. Входные сигналы на элемент ИНЕ 12 поступают на устройство с более высокими приоритетами, и в частности , например от дев ти предшествующих устройст1в с более высоким приоритетом (сигналы с группы шин .3). Если один из этих дев ти сигналов будет иметь уровень двоичного О, то это будет означать,что устройство с более высоким приоритетом запросило цикл шины, вследствие чего рассматриваемому устройству запрещаетс установка его триггера 22 разрешени , что лишит устройство возможности получить следующий цикл шины.Thus, all the triggers 2 of the request for devices requesting a bus cycle will be set during such an interval, which is determined by the deceleration element 19. Despite the fact that many devices connected to the bus can set up their own request triggers 21 during the specified time interval, only one of these devices will set its trigger level 22. The device installed with the resolution trigger 22 will be the device having the highest priority and requesting the bus cycle. When this device has completed its operation during its bus cycle, other devices with query triggers 21 set again to resume the requirements for the next such cycle of titanium, etc. Therefore, the signal of the single output of the request trigger 21 is not only fed to the NOT 7 element, but also goes to one of the inputs of the AND-NO element 12. The zero output of the trigger 21 is connected to one input of the AND 10 element. The input signals to the IEE 12 element arrive at the device higher priorities, and in particular, for example, from nine prior devices with higher priority (signals from a bus group .3). If one of these nine signals has a binary O level, this will mean that the device with a higher priority has requested a bus cycle, as a result of which the device in question is not allowed to install its enable trigger 22, which will make it impossible for the device to get the next bus cycle.
Другие входные сигналы, принимаемые элементом И-НЕ 12, поступают с выхода элемента 19 задержки и с выхода элемента ИЛИ-НЕ 17. Выходной сигнал элемента 19 задержки предста746344Other input signals received by the element AND-NOT 12, come from the output of the delay element 19 and from the output of the element OR NOT 17. The output signal of the delay element 19 is represented by 746344
вл ет собой двоичную 1, если на всех остальных входах элемента И-НЕ 12 также будет двоична 1, то эТо приведет к установке триггера 22 5 разрешени . Входной сигнал, поступающий с элемента ИЛИ-НЕ 17, имеет уровень двоичной 1, когда шина находитс в исходном состо нии. На входы элемента ИЛИ-НЕ 17 подаютс 0 сигналы Подтверждение, Ожидание, Отсутствие подтверждени , Системный сброс. Если один из этих сигналов будет иметь уровень двоичной 1, то шина соответственноis a binary 1, if at all other inputs of the element AND-NO 12 is also binary 1, this will result in the installation of a trigger 22 5 resolution. The input signal coming from the element OR-NOT 17 has a binary level of 1 when the bus is in the initial state. The inputs of the element OR-NOT 17 are given 0 signals Confirmation, Wait, No acknowledgment, System reset. If one of these signals has a binary level of 1, then the bus, respectively
5 окажетс в рабочем состо нии и нельз будет установить триггер 22.5 will be in working condition and it will not be possible to set trigger 22.
Если же триггер 22 установлен, то его выходной сигнал равен двоичной 1 и инвертируетс в сигнал сIf trigger 22 is set, then its output signal is equal to binary 1 and is inverted into a signal with
0 уровнем двоичного О с помощью элемента НЕ 8, который далее поступает на шину 2. Этим завершаетс цикл приоритетов цикла шины.0 is a binary O level using the HE element 8, which then goes to bus 2. This completes the bus cycle priority cycle.
Кроме того, если рассматриваемоеIn addition, if considered
5 устройство не требует обслуживани и вл етс устройством с наивысшим приоритетом, то два входных сигнала , принимаемых элементом И-НЕ 12 от элемента 19 задержки и из шины высшего приоритета, будут иметь уровень 5, the device is maintenance free and is the device with the highest priority, then the two input signals received by the NAND element 12 from the delay element 19 and the higher priority bus will have the level
0 двоичной 1. Однако нулевой выход триггера 21 будет находитьс в состо нии двоичного О, вследствие чего в состо нии двоичного О будет находитьс сигнал на выходе 28, ука зыва следующему за ним устройству с более низким приоритетом,а также другим устройствам с более низким приоритетом, что имеетс запрашивающее устройство с более высоким при оритетом, которое будет использовать следукщий цикл шины. Этим самым всем устройствам с более низким приоритетом запрещаетс пользоватьс следующим циклом шины.0 binary 1. However, the zero output of flip-flop 21 will be in the binary O state, as a result of which in the binary O state there will be a signal at the output 28, indicating the device with lower priority following it, as well as other devices with lower priority that there is a requesting device with a higher priority that will use the following bus cycle. These very lower priority devices are prohibited from using the next bus cycle.
5. После завершени цикла приоритетов и по вл етс состо ние двоичного О в шине 2. Это приводит к генерации состо ни двоичной 1 на выходе элемента НЕ 6 И состо ни двоич0 ного О на выходе элемента ИЛИ-НЕ 13, за счет чего элемент И 9 не мо- жет генерировать состо ние двоичной 1. Кроме того, состо ние двоичной 1 на выходе элемента НЕ 65. After completion of the priority cycle, the binary O state on bus 2 appears. This leads to the generation of the binary 1 state at the output of the NOT 6 element and the binary O status at the output of the OR-NOT 13 element, due to which the AND element 9 cannot generate the state of binary 1. In addition, the state of binary 1 at the output of the HE element 6
Claims (1)
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US05/591,964 US3993981A (en) | 1975-06-30 | 1975-06-30 | Apparatus for processing data transfer requests in a data processing system |
US05/591,904 US4000485A (en) | 1975-06-30 | 1975-06-30 | Data processing system providing locked operation of shared resources |
US05/591,902 US4030075A (en) | 1975-06-30 | 1975-06-30 | Data processing system having distributed priority network |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1274634A3 true SU1274634A3 (en) | 1986-11-30 |
Family
ID=27416620
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU762378195A SU1274634A3 (en) | 1975-06-30 | 1976-06-29 | Device for priority connection of information source to common main line |
Country Status (8)
Country | Link |
---|---|
CH (1) | CH613061A5 (en) |
DE (1) | DE2629401A1 (en) |
FR (1) | FR2316660A1 (en) |
GB (1) | GB1541276A (en) |
HK (1) | HK37180A (en) |
NL (1) | NL188920C (en) |
SE (1) | SE420360B (en) |
SU (1) | SU1274634A3 (en) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4074353A (en) * | 1976-05-24 | 1978-02-14 | Honeywell Information Systems Inc. | Trap mechanism for a data processing system |
CA1120123A (en) * | 1976-11-11 | 1982-03-16 | Richard P. Kelly | Automatic data steering and data formatting mechanism |
ES474428A1 (en) * | 1977-10-25 | 1979-04-16 | Digital Equipment Corp | A data processing system incorporating a bus |
GB2038517B (en) * | 1978-12-26 | 1983-05-11 | Honeywell Inf Systems | Interrupt system |
FR2474198B1 (en) * | 1980-01-21 | 1986-05-16 | Bull Sa | DEVICE FOR DECENTRALIZING THE MANAGEMENT OF THE DATA TRANSFER BUS COMMON TO SEVERAL UNITS OF AN INFORMATION PROCESSING SYSTEM |
FR2474199B1 (en) * | 1980-01-21 | 1986-05-16 | Bull Sa | DEVICE FOR OVERLAPPING SUCCESSIVE PHASES OF INFORMATION TRANSFER BETWEEN SEVERAL UNITS OF AN INFORMATION PROCESSING SYSTEM |
IT1149252B (en) * | 1980-09-09 | 1986-12-03 | Sits Soc It Telecom Siemens | INPUT-OUTPUT MODULE FOR AN ELECTRONIC PROCESSOR |
US4724519A (en) * | 1985-06-28 | 1988-02-09 | Honeywell Information Systems Inc. | Channel number priority assignment apparatus |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3815099A (en) * | 1970-04-01 | 1974-06-04 | Digital Equipment Corp | Data processing system |
US3676860A (en) * | 1970-12-28 | 1972-07-11 | Ibm | Interactive tie-breaking system |
US3832692A (en) * | 1972-06-27 | 1974-08-27 | Honeywell Inf Systems | Priority network for devices coupled by a multi-line bus |
US3866181A (en) * | 1972-12-26 | 1975-02-11 | Honeywell Inf Systems | Interrupt sequencing control apparatus |
US3886524A (en) * | 1973-10-18 | 1975-05-27 | Texas Instruments Inc | Asynchronous communication bus |
-
1976
- 1976-06-29 FR FR7619810A patent/FR2316660A1/en active Granted
- 1976-06-29 SU SU762378195A patent/SU1274634A3/en active
- 1976-06-29 CH CH831676A patent/CH613061A5/en not_active IP Right Cessation
- 1976-06-29 SE SE7607421A patent/SE420360B/en not_active IP Right Cessation
- 1976-06-30 DE DE19762629401 patent/DE2629401A1/en active Granted
- 1976-06-30 GB GB27351/76A patent/GB1541276A/en not_active Expired
- 1976-06-30 NL NLAANVRAGE7607167,A patent/NL188920C/en active Search and Examination
-
1980
- 1980-07-10 HK HK371/80A patent/HK37180A/en unknown
Non-Patent Citations (1)
Title |
---|
Патент CUIA № 3815099, кл. 340-172.5, опублик. 1974. Патент US № 3886524, кл. 340-172.5, опублик. 1975. , * |
Also Published As
Publication number | Publication date |
---|---|
DE2629401C2 (en) | 1989-01-19 |
FR2316660B1 (en) | 1983-05-13 |
GB1541276A (en) | 1979-02-28 |
NL188920C (en) | 1992-11-02 |
SE420360B (en) | 1981-09-28 |
HK37180A (en) | 1980-07-18 |
SE7607421L (en) | 1976-12-31 |
FR2316660A1 (en) | 1977-01-28 |
CH613061A5 (en) | 1979-08-31 |
DE2629401A1 (en) | 1977-01-20 |
NL7607167A (en) | 1977-01-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4314335A (en) | Multilevel priority arbiter | |
EP0476990B1 (en) | Dynamic bus arbitration | |
US4148011A (en) | Asynchronous priority circuit for controlling access to a bus | |
US4320457A (en) | Communication bus acquisition circuit | |
KR930008039B1 (en) | Bus master interface circuit with transparent preemption of a data transfer operation | |
JP2566774B2 (en) | Method for serial peripheral interface SPI in serial data bus | |
US4611275A (en) | Time sharing device for access to a main memory through to a single bus connected between a central computer and a plurality of peripheral computers | |
US4363096A (en) | Arbitration controller providing for access of a common resource by a duplex plurality of central processing units | |
SU1274634A3 (en) | Device for priority connection of information source to common main line | |
US5319678A (en) | Clocking system for asynchronous operations | |
US4376975A (en) | Arbitration controller providing for access of a common resource by a plurality of central processing units | |
JPS6217779B2 (en) | ||
KR920008605A (en) | Minimum contention processor and system bus system | |
EP0130471A2 (en) | Interface controller for connecting multiple asynchronous buses and data processing system including such controller | |
SU1709312A1 (en) | Subscribers-no-common bus foreground communication multichannel interface unit | |
SU1728867A1 (en) | Device for interfacing computer with main line | |
SU1513466A1 (en) | Device for interfacing users with common trunk line | |
JP2502030B2 (en) | Synchronizer for a synchronous data processing system. | |
KR950023107A (en) | Bus occupancy arbitration device on public bus | |
SU1132283A1 (en) | Interface for linking subscribers with computer | |
SU1594556A1 (en) | Multichannel device for controlling access to common trunk line | |
SU1096643A1 (en) | Priority polling device | |
SU1603384A2 (en) | Subscriber to common trunk interface | |
JP2804611B2 (en) | Parallel competition control circuit | |
SU1056176A2 (en) | Device for mating processor modules |