RU1774464C - Digital frequency synthesizer - Google Patents

Abstract

Изобретение относитс  к электронной технике, предназначено дл  синтеза сигналов с линейно-частотной модул цией и может быть использовано в радиолокации, широкополосных системах св зи и зондировани  ионосферы. Устройство содержит: два блока посто нного запоминани  (1,4), накопитель (2), умножитель кодов (3), счетчик (5) с предварительной установкой, преобразователь кодов (6), регистр пам ти (7), цифроаналоговый преобразователь (8), фильтр (9) нижних частот, генератор (10) тактовых импульсов, блок задержки (11). Все перечисленные блоки соединены следующим образом: 1-2-3-6-7-8-9. 11-2, , 11-3,11-7.10-11. Цель изобретени -повышение быстродействи  - достигаетс  при помощи введени  умножителем кодов 3, преобразовател  кодов 6, регистра пам ти 7, блока посто нного запоминани  4 и счетчика 5 с предварительной установкой. 3 ил.The invention relates to electronic equipment, intended for the synthesis of signals with linear frequency modulation and can be used in radar, broadband communication systems and sounding the ionosphere. The device contains: two read-only memory blocks (1,4), a drive (2), a code multiplier (3), a counter (5) with preset, a code converter (6), a memory register (7), a digital-to-analog converter (8 ), a low-pass filter (9), a clock generator (10), a delay unit (11). All of the listed blocks are connected as follows: 1-2-3-6-7-8-9. 11-2,, 11-3.11-7.10-11. The purpose of the invention is to improve performance by achieving the multiplier by entering codes 3, code converter 6, memory register 7, read-only memory 4, and counter 5 with a preset. 3 ill.

Description

АдресThe address

UtUt

(Л(L

СWITH

88

ЧH

чh

tt

оabout

Изобретение относитс  к электронной технике, предназначено дл  синтеза сигналов с линейно-частотной модул цией и может быть использовано в радиолокации, широкополосных системах св зи и зондировани  ионосферы.The invention relates to electronic equipment, intended for the synthesis of signals with linear frequency modulation and can be used in radar, broadband communication systems and sounding the ionosphere.

Наиболее близким техническим решением к предлагаемому  вл етс  цифровой синтезатор частот, содержащий блок установки частоты, накопитель, генератор тактовых импульсов, блок задержки, первый преобразователь кодов, блок вычислени  угловой коррекции, блок посто нного запоминани , умножитель кодов, первый регистр пам ти, распределитель кодов, второй преобразователь кодов, сумматор, второй регистр пам ти, цифрооналоговый преобразователь и фильтр нижних частот.The closest technical solution to the proposed one is a digital frequency synthesizer comprising a frequency setting unit, a drive, a clock, a delay unit, a first code converter, an angular correction calculation unit, a read-only memory, a code multiplier, a first memory register, a code allocator , a second code converter, an adder, a second memory register, a digital-to-analog converter, and a low-pass filter.

Однако такой синтезатор но обеспечивает достаточно высокого быстродействи . Целью изобрегени   вл етс  повышение быстродействи . Поставленна  цель достигаетс  тем, что в цифровой синтезатор частот, содержащий последовательно соединенные генератор тактовых импульсов и блок задержки, последовательно соединенные регистр пам ти, цифроаналоговый преобразователь и фильтр нижних частот, первый блок посто нного запоминани , умножитель кодов, преобразователь кодов, накопитель, тактовый вход которого соединен с первым отводом блока задержки, второй отвод которого соединен с тактовым входом регистра пам ти, дополнительно введены последовательно соединенные второй блок посто нного запоминани  и счетчик с предварительной установкой, тг.к- товый вход которого соединен с первым отводом блока задержки, третий отвод которого соединен со входом сигнала записи множимого умножител  кодов, вход сигнала записи множител  которого соединен с четвертым отводом блока задержки, п тый вывод блока задержки соединен со входом сигнала записи результата умножени  умножител  кодов, вход множимого которого соединен с выходом накопител , информационный вход которого соединен с выходом первого блока посто нного запоминани , а выход счетчика с предварительной установкой соединен со входом множител  умножи- тел  кодов, выход сигнала старшего разр да которого соединен со входом сигнала старшего разр да преобразовател  ко- дов, кодовый вход сигнала младших разр дов которого соединен с кодовым выходом сигналов младших разр дов умножител  кодов, выход преобразовател  кодов соединен с информационным входом регистра пам ти.However, such a synthesizer but provides a sufficiently high speed. The aim of the invention is to increase speed. This goal is achieved in that in a digital frequency synthesizer containing a series-connected clock generator and a delay unit, a series-connected memory register, a digital-to-analog converter and a low-pass filter, a first read-only memory unit, a code multiplier, a code converter, a drive, a clock input which is connected to the first tap of the delay unit, the second tap of which is connected to the clock input of the memory register, additionally connected in series to the second a permanent memory lock and a preset counter, whose main input is connected to the first tap of the delay unit, the third tap of which is connected to the input of the write signal of the multiplier code multiplier, the input of the multiplier recording signal is connected to the fourth tap of the delay unit, fifth the output of the delay unit is connected to the input of the signal for recording the result of the multiplication of the code multiplier, the input of the multiplier of which is connected to the output of the drive, the information input of which is connected to the output of the first block of the constant ominani, and the counter output with preset is connected to the input of the code multiplier, the output of the high-order signal of which is connected to the input of the high-order signal of the code converter, the code input of the signal of low-order bits of which is connected to the code output of the signals of low-order bits code multiplier, the output of the code converter is connected to the information input of the memory register.

В разработанном техническом решении осуществл етс  непосредственное вычисление фазы синтезируемого ЧМ сигнала. Это позвол ет исключить операции вычислени  синуса и косинуса сигнала и обеспечить положительный эффект - повышение быстродействи .In the developed technical solution, the phase of the synthesized FM signal is directly calculated. This makes it possible to exclude the operations of calculating the sine and cosine of the signal and provide a positive effect - increased performance.

На фиг. 1 приведена структурна  схема разработанного цифрового синтезатора ча0 стот; на фиг. 2а,б,в,г,д,е приведены, соответственно , эпюры на выходе генератора тактовых импульсов и на первом, втором, третьем, четвертом и п том отводах блока задержки; на фиг. За приведена временна In FIG. 1 is a structural diagram of the developed digital frequency synthesizer; in FIG. 2a, b, c, d, e, e are shown, respectively, diagrams at the output of the clock generator and at the first, second, third, fourth and fifth taps of the delay unit; in FIG. For given time

5 диаграмма измен ющегос  кода П на выходе умножител  кодов. На фиг. 36 приведена временна  диаграмма измен ющегос  кода фазы р на выходе регистра пам ти.5 is a diagram of a changing code P at the output of a code multiplier. In FIG. 36 is a timing chart of a varying phase p code at the output of a memory register.

Устройство по фиг, 1 содержит блок 1The device of FIG. 1 comprises a block 1

0 посто нного запоминани , накопитель 2, умножигельЗ кодов, блок 4 посто нного запоминани , счетчик 5 с предварительной установкой , преобразователь 6 кодов, регистр 7 пам ти, цифроаналоговый преобразова5 те ль 8, фильтр 9 нижних частот, генератор 10 тактовых импульсов и блок 11 задержки. Цифровой синтезатор частот работает следующим образом.0 read-only memory, drive 2, multiplier 3 codes, block 4 read-only memory, counter 5 with preset, code converter 6, memory register 7, digital-to-analog converter 5 phone 8, low-pass filter 9, clock generator 10 and block 11 delays. Digital frequency synthesizer operates as follows.

На адресные входы блоков 1,4 посто н0 ного запоминани  поступают адреса выборки Ci, Dk, определ ющие начальную частоту и скорость изменени  частоты синтезируемого частотно-модулированного сигнала. Генератор 10 тактовых импульсов фор5 мирует синусоидальный сигнал опорной частоты f (см. фиг. 2 а). Блок 11 задержки осуществл ет преобразование этого сигнала в тактовые импульсы типа меандр. За счет того, что последовательности тактовыхThe addresses of the sample Ci, Dk, which determine the initial frequency and the rate of change of the frequency of the synthesized frequency-modulated signal, are received at the address inputs of the blocks 1.4 of constant memory. The clock generator 10 generates a sinusoidal signal of the reference frequency f (see Fig. 2 a). The delay unit 11 converts this signal into meander clocks. Due to the fact that the sequence of clock

0 импульсов с выходов блока 11 задержки разнесены на врем  т.3эд, обеспечиваетс  значительное снижение шумов переключе- ни  накопител  2, умножител  3 кодов и счетчика 5 при неопределенных состо ни х0 pulses from the outputs of block 11 of the delay are separated by a time of 3 ed, a significant reduction is achieved in switching noise of the accumulator 2, the code multiplier 3, and the counter 5 under undefined conditions

5 на их выходах.5 at their exits.

На выходе накопител  2 результирующие значени  чисел обновл ютс  с частотой синхронизации f. Код числа X на выходах накопител  2 измен етс  следующим обра0 зом:At the output of accumulator 2, the resulting numbers are updated with a synchronization frequency f. The code of the number X at the outputs of drive 2 is changed as follows:

X Ci x Т.X Ci x T.

где Т - номер тактового импульса (Т -0,1,2...).where T is the number of the clock pulse (T -0.1,2 ...).

Код числа Y на выходах счетчика 5 сThe code of the number Y at the outputs of the counter 5 s

5 предварительной установкой измен етс  следующим образом: Y Dk + T.5 by preset changes as follows: Y Dk + T.

Умножитель 3 осуществл ет перемножение кодов X - множимое MY- множитель.Multiplier 3 multiplies the codes X, the multiplier MY factor.

Код произведени  П с каждым тактовым импульсом измен етс  следующим образом:The product code P with each clock pulse is changed as follows:

П X х Y Ci х Т х (Dk +T). При этом код произведени  измен етс  в пределах от0 до (2N-1), где N - число разр дов цифроаналоговою преобразовател  8. Старший разр д произведени  PIsGN  вл етс  знаковым и поступает на вход преобразовател  б кодов. Остальные N старших разр дов (N - число разр дов цифроанало- гового преобразовател  8)через преобразователь б кодов и регистр 7 пам ти поступают на соответствующие входы циф- роаналогового преобразовател  8, Если старший разр д произведени  равен логическому нулю, то на цифроаналоговый преобразователь 8 поступает пр мой двоичный код произведени  П (см. фиг. 3 а). Если risGN равен 1, то на цифроачалоговый преобразователь 8 поступает обратный код произведени  П (см. фиг. 36). Цифроаналоговый преобразователь 8 формирует ступенчатый сигнал треугольной формы, фаза (f которого измен етс  следующим образом: р П Ci х Т х (Ok + Т) Ci х Dk х Т + Ci х Т2.X X x Y Ci x T x (Dk + T). In this case, the product code varies from 0 to (2N-1), where N is the number of bits of the digital-to-analog converter 8. The highest bit of the product PIsGN is signed and is input to the code converter. The remaining N high-order bits (N is the number of bits of the digital-to-analog converter 8) through the code converter b and memory register 7 are supplied to the corresponding inputs of the digital-to-analog converter 8. If the high-order bit of the product is logical zero, then to the digital-to-analog converter 8 direct binary product code П arrives (see Fig. 3a). If risGN is 1, then the inverse product product поступ is supplied to the digital-to-analog converter 8 (see Fig. 36). The digital-to-analog converter 8 generates a triangular step signal whose phase (f changes as follows: p P Ci x T x (Ok + T) Ci x Dk x T + Ci x T2.

Фильтр 9 нижних частот пропускает на выход цифрового синтезатора частот только первую гармонику сформированного сигнала . В результате на выходе синтезатора частот формируетс  частотно-модулированный сигнал, амплитуда которого измен етс  по законуThe low-pass filter 9 passes only the first harmonic of the generated signal to the output of the digital frequency synthesizer. As a result, a frequency-modulated signal is generated at the output of the frequency synthesizer, the amplitude of which varies according to the law

U(t) Um (Ci х Dk x Т + d х Т2), где Urn - максимальное значение амплитуды сигнала на выходе цифроаналогового преобразовател  8.U (t) Um (Ci x Dk x T + d x T2), where Urn is the maximum value of the signal amplitude at the output of the digital-to-analog converter 8.

Фаза синтезируемого сигнала измен етс  по закону:The phase of the synthesized signal changes according to the law:

# C xDkxT + CixT2, ecnnCixDk ftb; О 0,5c5,-T At, где ftb - начальна  циклическа  частота;# C xDkxT + CixT2, ecnnCixDk ftb; About 0.5c5, -T At, where ftb is the initial cyclic frequency;

ct - скорость изменени  циклической частоты, тоct is the rate of change of the cyclic frequency, then

р Шо г + 0,5 СУ t2.r Sho g + 0.5 SU t2.

Таким образом, разработанное устройство синтезирует сигнал видаThus, the developed device synthesizes a signal of the form

U(t) UmSln(uA,t + 0,5c&t2), который примен етс  в радиолокации и си- 5 стемах св зи.U (t) UmSln (uA, t + 0.5c & t2), which is used in radar and 5 communication systems.

Claims (1)

Формула изобретени  Цифровой синтезатор частот, содержащий последовательно соединенные генератор тактовых импульсоа и блок задержки, 10 последовательно соединенные регистр пам ти , цифроаналоговый преобразователь и фильтр нижних частот, первый блок посто нного запоминани , умножитель кодов, преобразователь кодов, ксжопитель, такто5 вый вход которого соединен с первым отводом блока задержки, второй отвод которого соединен с тактовым входом регистра пам ти , отличающийс  тем, что, с целью повышени  быстродействи , в него введеныSUMMARY OF THE INVENTION A digital frequency synthesizer comprising a series-connected clock generator and a delay unit, 10 series-connected memory registers, a digital-to-analog converter and a low-pass filter, a first read-only memory unit, a code multiplier, a code converter, a power supply, whose fifth input is connected to the first tap of the delay unit, the second tap of which is connected to the clock input of the memory register, characterized in that, in order to improve performance, 0 последовательно соединенные второй блок посто нного запоминани  и счетчик с предварительной установкой, тактовый вход которого соединен с первым отводом блока задержки, третий отвод которого соединен0 are connected in series to the second read-only memory unit and a preset counter, the clock input of which is connected to the first tap of the delay unit, the third tap of which is connected 5 с входом сигнала записи мнохшмого умножител  кодов, вход сигнала записи множител  которого соединен с четвертым отводом блока задержки, п тый вывод блока задержки соединен с входом сигнала за0 писи результата умножени  умножител  кодов, вход множимого которого соединен с выходом накопител , информационный вход которого соединен с выходом первого блока посто нного запоминани , а выход5 with the input of the write signal of the largest code multiplier, the input of the signal of the multiplier of which is connected to the fourth tap of the delay unit, the fifth output of the delay unit is connected to the input of the signal of recording the multiplication result of the code multiplier, the input of which is multiplied with the output of the drive, the information input of which is connected to the output of the first block of constant storage, and the output 5 счетчика с предварительной установкой соединен с входом множител  умножител  кодов , выход сигнала старшего разр да которого соединен с входом сигнала старшего разр да преобразовател  кодов, кодо0 вый вход сигнала младших разр дов которого соединен с кодовым выходом сигналов младших разр дов умножител  кодов , выход преобразовател  кодов соединен с информационным входом реги5 стра пам ти.5 counters with a preset are connected to the input of the code multiplier factor, the output of the high-order signal of which is connected to the input of the high-order signal of the code converter, the code low-level signal input of which is connected to the code output of the low-order signals of the code multiplier, the output of the code converter connected to the information input of the memory region. 6) CLK26) CLK2 г;g; CLI&tCLI & t .J tS..J tS. 1414 e) CLK5e) CLK5 ,%% пр мойpr my обратныйback