RU177049U1 - Вспомогательное оборудование для тестирования полупроводниковых интегральных схем - Google Patents
Вспомогательное оборудование для тестирования полупроводниковых интегральных схем Download PDFInfo
- Publication number
- RU177049U1 RU177049U1 RU2017138691U RU2017138691U RU177049U1 RU 177049 U1 RU177049 U1 RU 177049U1 RU 2017138691 U RU2017138691 U RU 2017138691U RU 2017138691 U RU2017138691 U RU 2017138691U RU 177049 U1 RU177049 U1 RU 177049U1
- Authority
- RU
- Russia
- Prior art keywords
- inputs
- outputs
- register
- bus
- input
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
Полезная модель относиться к вспомогательному оборудованию для тестирования полупроводниковой интегральной схемы, с помощью которого упрощается процесс локализации неисправностей, сигналы которых из полупроводниковой интегральной схемы поступают в неупорядоченном виде.Вспомогательное оборудование для тестирования полупроводниковых интегральных схем, содержащее компьютер общего назначения, плату управления и связи, отличающееся тем, что дополнительно содержит преобразователь уровня, перепрограммируемое запоминающее устройство, два сдвиговых регистра, два операционных процессора, регистр выходных сигналов, регистр входных сигналов, две группы буферных элементов, шинный формирователь, элемент "И-НЕ", вход управления магистралью, входы/выходы шинного формирователя, выход "О", подложку, клипсу, входную шину, входы/выходы платы управления и связи, компаратор, при этом компьютер общего назначения через преобразователь уровня подключен к плате управления и связи, к которой с помощью входов/выходов подключено перепрограммируемое запоминающее устройство, а к первым и вторым выходам платы управления и связи присоединены два регистра сдвига, имеющих связь между собой, выходы первого регистра сдвига подключены к первым входам первого операционного процессора, выходы второго регистра подключены к первым входам второго операционного процессора, выходы первого операционного процессора подключены к входам регистра выходных сигналов, выходы второго операционного процессора подключены к входам регистра входных сигналов, выходы которого подключены к входам второй группы буферных элементов, вторые входы первого операционного процессора подключены к контактам входной шины и входам первой группы буферных элементов, выходы регистра выходных сигналов подключены к первым входам шинного формирователя, входы/выходы шинного формирователя подключены к подложке с клипсой, выходы шинного формирователя подключены ко вторым входам второго операционного процессора, также шинный формирователь имеет вход управления магистралью, выходы первой и второй группы буферных элементов подключены к первым и вторым входам компаратора, выходы которого подключены к входам элемента "И-НЕ", выход которого подключен к выходу "О".Технический результат - возможность упрощения процесса локализации неисправностей при тестировании полупроводниковой интегральной схемы за счет упорядочения ответных реакций для обработки обнаруженных неисправностей. 1 ил.
Description
Полезная модель относиться к вспомогательному оборудованию для тестирования полупроводниковой интегральной схемы, с помощью которого упрощается процесс локализации неисправностей, сигналы которых из полупроводниковой интегральной схемы поступают в неупорядоченном виде.
За прототип выбрано вспомогательное оборудование для тестирования полупроводниковой интегральной схемы, содержащее: блок измерения устройства, содержащий измерительную секцию и секцию анализа, измерительную секцию, обменивающую сигнал с устройством, содержащим полупроводниковые интегральные схемы и подвергаемые измерению, секцию анализа, анализирующую информацию из измерительной секции с помощью программируемого устройства, и плата управления/связи, содержащая плату, отличную от платы устройства измерения, причем упомянутая плата управления/связи подключается к блоку измерения устройства для управления блоком измерения устройства и осуществления связи с компьютером общего назначения. (Патент №US 7148676 опубл. 12.12.2006).
Недостатком известного технического решения, препятствующим достижению заявленного технического результата является:
- невозможность упорядочения сигналов с полупроводниковой интегральной схемы, что затрудняет процесс локализации неисправностей.
Техническая проблема - упрощение процесса локализации неисправностей при тестировании полупроводниковой интегральной схемы.
Технический результат - возможность упрощения процесса локализации неисправностей при тестировании полупроводниковой интегральной схемы за счет упорядочения ответных реакций для обработки обнаруженных неисправностей.
Технический результат достигается вспомогательным оборудованием для тестирования полупроводниковых интегральных схем, содержащим компьютер общего назначения, плату управления и связи, отличающимся тем, что дополнительно содержит преобразователь уровня, перепрограммируемое запоминающее устройство, два сдвиговых регистра, два операционных процессора, регистр выходных сигналов, регистр входных сигналов, две группы буферных элементов, шинный формирователь, элемент "И-НЕ", вход управления магистралью, входы/выходы шинного формирователя, выход "О", подложку, клипсу, входную шину, входы/выходы платы управления и связи, компаратор, при этом компьютер общего назначения через преобразователь уровня подключен к плате управления и связи, к которой с помощью входов/выходов подключено перепрограммируемое запоминающее устройство, а к первым и вторым выходам платы управления и связи присоединены два регистра сдвига, имеющих связь между собой, выходы первого регистра сдвига подключены к первым входам первого операционного процессора, выходы второго регистра подключены к первым входам второго операционного процессора, выходы первого операционного процессора подключены к входам регистра выходных сигналов, выходы второго операционного процессора подключены к входам регистра входных сигналов, выходы которого подключены к входам второй группы буферных элементов, вторые входы первого операционного процессора подключены к контактам входной шины и входам первой группы буферных элементов, выходы регистра выходных сигналов подключены к первым входам шинного формирователя, входы/выходы шинного формирователя подключены к подложке с клипсой, выходы шинного формирователя подключены ко вторым входам второго операционного процессора, также шинный формирователь имеет вход управления магистралью, выходы первой и второй группы буферных элементов подключены к первым и вторым входам компаратора, выходы которого подключены к входам элемента "И-НЕ", выход которого подключен к выходу "О".
Существенными признаками, влияющими на заявленный технический резу л ьтат, я в л яются:
- дополнительное содержание двух сдвиговых регистров;
- дополнительное содержание двух операционных процессоров
- дополнительное содержание регистра входных сигналов;
- дополнительное содержание регистра выходных сигналов;
- дополнительное содержание двух групп буферных элементов;
- дополнительное содержание шинного формирователя с входами/выходами;
- дополнительное содержание элемента "И-НЕ";
- дополнительное содержание входа управление магистралью;
- дополнительное содержание выхода "О";
- дополнительное содержание компаратора;
- дополнительное содержание преобразователя уровня;
- дополнительное содержание перепрограммируемого запоминающего устройства;
- дополнительное содержание подложки;
- дополнительное содержание клипсы.
Дополнительное содержание первого сдвигового регистра позволяет хранить коды матрицы соответствия элементов векторов воздействий контактам диагностируемой полупроводниковой интегральной схемы.
Дополнительное содержание второго сдвигового регистра позволяет хранить коды матрицы, предназначенной для упорядочения ответных реакций диагностируемой полупроводниковой интегральной схемы.
Дополнительное содержание двух операционных процессоров обеспечивает выполнение параллельных операций, предназначенных для формирования конвертированных векторов воздействий и получения упорядоченных ответных реакций.
Дополнительное содержание регистра входных сигналов и регистра выходных сигналов обеспечивает подачу векторов воздействий и прием ответных реакций в заданные моменты времени.
Дополнительное содержание двух групп буферных элементов обеспечивают согласование нагрузочной способности элементов.
Дополнительное содержание шинного формирователя с вход ами/выход ами обеспечивает работу двунаправленной шины, подключенной к входам/выходам диагностируемой полупроводниковой интегральной схемы.
Дополнительное содержание элемента "И-НЕ" обеспечивает объединение результатов сравнения, поступающих с выходов компаратора.
Дополнительное содержание входа управления магистралью позволяет управлять направлением передачи данных шинным формирователем.
Дополнительное содержание выхода "О" позволяет передавать результаты диагностирования полупроводниковой интегральной схемы.
Дополнительное содержание компаратора позволяет сравнивать ответные реакции диагностируемой полупроводниковой интегральной схемы с заранее заготовленными эталонными значениями.
Дополнительное содержание преобразователя уровня обеспечивает связь компьютера общего назначения через интерфейс RS 232 с платой управления и связи.
Дополнительное содержание перепрограммируемого запоминающего устройства позволяет хранить коды управления операционными процессорами.
Дополнительное содержание подложки обеспечивает размещение клипсы.
Дополнительное содержание клипсы служит для подключения диагностируемой полупроводниковой интегральной схемы.
Полезная модель поясняется чертежом.
На фигуре 1 показана блох-схема вспомогательного оборудования для тестирования полупроводниковых интегральных схем.
Вспомогательное оборудование для тестирования полупроводниковых интегральных схем содержит: компьютер общего назначения 1, плату управления и связи 3, преобразователь уровня 2, перепрограммируемое запоминающее устройство 4, два сдвиговых регистра 5 и 6, два операционных процессора 7 и 8, регистр выходных сигналов 9, регистр входных сигналов 10, две группы буферных элементов 11 и 12, шинный формирователь 13, элемент "И-НЕ" 14, вход управления магистралью 15, входы/выходы 16 шинного формирователя 13, выход "О" 17, подложку 18, клипсу 19, входную шину 20, входы/выходы 21 платы управления и связи 3, компаратор 22.
Пример конкретного выполнения.
Пример.
Полупроводниковая интегральная схема располагается на подложке 18 и прижимается клипсой 19. Информация для ее тестирования набирается в текстовом формате на компьютере общего назначения 1 и с помощью преобразователя уровня 2 передается в плату управления и связи 3 и сохраняется в перепрограммируемом запоминающем устройстве 4, из которого через плату управления и связи 3 она поступает через сдвиговые регистры 5 и 6 в операционные процессоры 7 и 8 соответственно. В операционном процессоре 7 происходит конвертирование сигналов, поступающих с входной шины 20. При наличии высокого уровня напряжения на входе управления магистралью 15 сигналы с выхода операционного процессора 7 через регистр выходных сигналов 9, шинный формирователь 13 и поступает на его входы/выходы 16, затем через клипсу 19 передается на тестируемую полупроводниковую интегральную схему. Сигналы с выхода шинного формирователя 13 передаются на входы операционного процессора 8, который обеспечивает обратное преобразование выходных сигналов. Сигналы с выходов операционного процессора 8 через регистр входных сигналов 10 и группу буферных элементов 12 поступает на вторые входы компаратора 22, который осуществляет их сравнение с эталонными сигналами, поступающими с входной шины 20 через группу буферных элементов 11 на первые входы компаратора 22. Результаты с выхода компаратора 22 объединяются при помощи элемента "И-НЕ" 14 и результат объединения передается на выход "О" 17. Наличие на выходе элемента "И-НЕ" 14 сигнала высокого уровня напряжения свидетельствует о неисправности тестируемой полупроводниковой интегральной схемы. Сигнал низкого уровня напряжения на выходе элемента "И-НЕ" 14 соответствует исправному состоянию тестируемой полупроводниковой интегральной схемы.
Таким образом, заявленное вспомогательное оборудование для тестирования полупроводниковых интегральных схем, обеспечивает возможность упрощения процесса локализации неисправностей при тестировании полупроводниковой интегральной схемы за счет упорядочения ответных реакций для обработки обнаруженных неисправностей.
Claims (1)
- Вспомогательное оборудование для тестирования полупроводниковых интегральных схем, содержащее компьютер общего назначения, плату управления и связи, отличающееся тем, что дополнительно содержит преобразователь уровня, перепрограммируемое запоминающее устройство, два сдвиговых регистра, два операционных процессора, регистр выходных сигналов, регистр входных сигналов, две группы буферных элементов, шинный формирователь, элемент "И-НЕ", вход управления магистралью, входы/выходы шинного формирователя, выход "О", подложку, клипсу, входную шину, входы/выходы платы управления и связи, компаратор, при этом компьютер общего назначения через преобразователь уровня подключен к плате управления и связи, к которой с помощью входов/выходов подключено перепрограммируемое запоминающее устройство, а к первым и вторым выходам платы управления и связи присоединены два регистра сдвига, имеющих связь между собой, выходы первого регистра сдвига подключены к первым входам первого операционного процессора, выходы второго регистра подключены к первым входам второго операционного процессора, выходы первого операционного процессора подключены к входам регистра выходных сигналов, выходы второго операционного процессора подключены к входам регистра входных сигналов, выходы которого подключены к входам второй группы буферных элементов, вторые входы первого операционного процессора подключены к контактам входной шины и входам первой группы буферных элементов, выходы регистра выходных сигналов подключены к первым входам шинного формирователя, входы/выходы шинного формирователя подключены к подложке с клипсой, выходы шинного формирователя подключены ко вторым входам второго операционного процессора, также шинный формирователь имеет вход управления магистралью, выходы первой и второй группы буферных элементов подключены к первым и вторым входам компаратора, выходы которого подключены к входам элемента "И-НЕ", выход которого подключен к выходу "О".
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2017138691U RU177049U1 (ru) | 2017-11-07 | 2017-11-07 | Вспомогательное оборудование для тестирования полупроводниковых интегральных схем |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2017138691U RU177049U1 (ru) | 2017-11-07 | 2017-11-07 | Вспомогательное оборудование для тестирования полупроводниковых интегральных схем |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU177049U1 true RU177049U1 (ru) | 2018-02-07 |
Family
ID=61186861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2017138691U RU177049U1 (ru) | 2017-11-07 | 2017-11-07 | Вспомогательное оборудование для тестирования полупроводниковых интегральных схем |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU177049U1 (ru) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255843B1 (en) * | 1998-09-01 | 2001-07-03 | Advantest Corporation | Semiconductor integrated circuit testing apparatus and composite semiconductor integrated circuit testing apparatus |
| US7046027B2 (en) * | 2004-10-15 | 2006-05-16 | Teradyne, Inc. | Interface apparatus for semiconductor device tester |
| US7148676B2 (en) * | 2003-06-18 | 2006-12-12 | Matsushita Electric Industrial Co., Ltd. | Ancillary equipment for testing semiconductor integrated circuit |
| JP2011220924A (ja) * | 2010-04-13 | 2011-11-04 | Advantest Corp | 試験装置および接続装置 |
-
2017
- 2017-11-07 RU RU2017138691U patent/RU177049U1/ru not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255843B1 (en) * | 1998-09-01 | 2001-07-03 | Advantest Corporation | Semiconductor integrated circuit testing apparatus and composite semiconductor integrated circuit testing apparatus |
| US7148676B2 (en) * | 2003-06-18 | 2006-12-12 | Matsushita Electric Industrial Co., Ltd. | Ancillary equipment for testing semiconductor integrated circuit |
| US7046027B2 (en) * | 2004-10-15 | 2006-05-16 | Teradyne, Inc. | Interface apparatus for semiconductor device tester |
| JP2011220924A (ja) * | 2010-04-13 | 2011-11-04 | Advantest Corp | 試験装置および接続装置 |
Non-Patent Citations (1)
| Title |
|---|
| УЧЕБНО-МЕТОДИЧЕСКИЙ КОМПЛЕКС по дисциплине: "Методы и оборудование диагностики и контроля полупроводниковых приборов и ИМС", 2015. * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10495690B2 (en) | Combinatorial serial and parallel test access port selection in a JTAG interface | |
| US8666690B2 (en) | Heterogeneous multi-core integrated circuit and method for debugging same | |
| JP2012088321A (ja) | 試験アクセス・ポート・スイッチ | |
| KR20130132625A (ko) | Ip 블럭의 회로 테스팅을 위한 기능적 패브릭 기반 테스트 래퍼 | |
| US20140181605A1 (en) | Asynchronous programmable jtag-based interface to debug any system-on-chip states, power modes, resets, clocks, and complex digital logic | |
| US10078113B1 (en) | Methods and circuits for debugging data bus communications | |
| US20190041452A1 (en) | Electronic component state determination | |
| US20160299859A1 (en) | Apparatus and method for external access to core resources of a processor, semiconductor systems development tool comprising the apparatus, and computer program product and non-transitory computer-readable storage medium associated with the method | |
| US20040163012A1 (en) | Multiprocessor system capable of efficiently debugging processors | |
| US20170115343A1 (en) | Electronic system, system diagnostic circuit and operation method thereof | |
| RU177049U1 (ru) | Вспомогательное оборудование для тестирования полупроводниковых интегральных схем | |
| US20140095846A1 (en) | Trace based measurement architecture | |
| CN109407655B (zh) | 一种调试芯片的方法及装置 | |
| CN101435853A (zh) | 测试*** | |
| CN114113990A (zh) | 嵌入式边界扫描控制器 | |
| US10890619B2 (en) | Sequential test access port selection in a JTAG interface | |
| CN113702798A (zh) | 一种边界扫描测试方法、装置、设备、芯片及存储介质 | |
| US20130212438A1 (en) | Stack-based trace message generation for debug and device thereof | |
| CN103759951B (zh) | 可同时测量多台农机车的制动性能测试仪的测试方法 | |
| TW201725398A (zh) | 多機箱測試裝置及其測試訊號傳送裝置 | |
| US8521463B2 (en) | System for performing electrical characterization of asynchronous integrated circuit interfaces | |
| RU173731U1 (ru) | Матричный коммутатор | |
| JP2000194579A (ja) | マイクロコントロ―ラの評価装置および評価方法 | |
| US20080262825A1 (en) | Arrangement for transmitting information | |
| RU2612072C1 (ru) | Переносной диагностический комплекс |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM9K | Utility model has become invalid (non-payment of fees) |
Effective date: 20180215 |