RU153303U1

RU153303U1 - Параллельный адаптер

Info

Publication number: RU153303U1
Application number: RU2014147707/08U
Authority: RU
Inventors: Сергей Ильич Зиатдинов
Priority date: 2014-11-26
Filing date: 2014-11-26
Publication date: 2015-07-10

Abstract

Параллельный адаптер, содержащий n-разрядный буферный регистр передатчика; n-разрядный буферный регистр приемника, отличающийся тем, что устройство дополнительно содержит m k-разрядных параллельных цифроаналоговых преобразователей, m k-разрядных параллельных аналого-цифровых преобразователей; цифровые входы d-dпервого цифроаналогового преобразователя соединены с одноименными цифровыми выходами n-разрядного буферного регистра передатчика, цифровые входы d-dвторого цифроаналогового преобразователя соединены соответственно с d-dцифровыми выходами n-разрядного буферного регистра передатчика, цифровые входы d-dm-гo цифроаналогового преобразователя соединены соответственно с d-dцифровыми выходами n-разрядного буферного регистра передатчика; цифровые выходы d-dпервого аналого-цифрового преобразователя соединены с одноименными цифровыми входами n-разрядного буферного регистра приемника, цифровые выходы d-dвторого аналого-цифрового преобразователя соединены соответственно с d-dцифровыми входами n-разрядного буферного регистра приемника, цифровые выходы d-dm-гo аналого-цифрового преобразователя соединены соответственно с d-dцифровыми входами n-разрядного буферного регистра приемника.

Description

Полезная модель относится к вычислительной технике и может быть использована в цифровых устройствах с высокой скоростью передачи данных по небольшому числу сигнальных линий (проводов) в канале связи.

Известен универсальный асинхронный приемопередатчик - микросхема УАПП 8250/16450. (Хаммел Р.Л. Последовательная передача данных. М.: Мир, 1996. С. 63-108, рис. 3.1. Блок-схема УАПП 8250/16450), реализующий последовательный канал ввода-вывода данных.

Устройство содержит буферный регистр приемника, сдвигающий регистр приемника, регистр хранения передатчика, сдвигающий регистр передатчика. Выход буферного регистра приемника соединен со входом сдвигающего регистра приемника, выход регистра хранения передатчика соединен со входом сдвигающего регистра передатчика.

Недостатком устройства является низкая скорость передачи информации.

Известен магистральный приемопередатчик К588ВА1 (Хвощ С.Т., Варлинский Н.Н., Попов Е.А. Микропроцессоры и микроЭВМ в системах автоматического управления. Справочник. Л.: Машиностроение, 1987. С. 222, рис. 6.6).

Приемопередатчик предназначен для построения интерфейсных устройств и обеспечивает двунаправленную передачу информации параллельным кодом. Данное устройство содержит блоки управления и два выходных усилителя информационных шин. При этом входы одного усилителя соединены с выходами другого усилителя.

Недостатком данного устройства является то, что при значительном расстоянии между приемопередатчиками требуется сложная и дорогая многоразрядная шина данных.

Известен последовательный асинхронный приемопередатчик К1801ВП-035, являющийся контроллером внешних устройств, работающих на линии связи с последовательной передачей информации в дуплексном режиме (Хвощ СТ., Варлинский Н.Н., Попов Е.А. Микропроцессоры и микроЭВМ в системах автоматического управления. Справочник. Л.: Машиностроение, 1987. С.316-319, рис. 9.11).

Устройство содержит сдвигающий регистр приемника, буферный регистр приемника, сдвигающий регистр передатчика, буферный регистр передатчика.

Известен программируемый адаптер последовательного интерфейса (Балашов Е.П., Григорьев В.Л., Петров Г.А. Микро- и миниЭВМ. Л.: Энергоатомиздат, 1984, рис. 4-13).

Данное устройство содержит регистр передатчика, регистр сдвига передатчика, регистр сдвига приемника, регистр приемника. Выходы регистра передатчика соединены со входами регистра сдвига передатчика, выходы регистра сдвига приемника соединены со входами регистра приемника.

Наиболее близким по технической сущности к предлагаемой полезной модели является программируемый адаптер параллельного интерфейса (Балашов Е.П., Григорьев В.Л., Петров Г.А. Микро- и миниЭВМ. Л.: Энергоатомиздат, 1984. С. 147-155, рис. 4-16).

Устройство содержит буфер шины данных, блок управления вводом выводом, параллельные двунаправленные порты ввода-вывода А, В, С.

Порты А, В, С соединены через внутреннюю шину с буфером шины данных. Каждый из портов содержит η-разрядный буферный регистр передатчика и n-разрядный буферный регистр приемника.

Недостатком данного программируемого адаптера параллельного интерфейса является то, что при значительном расстоянии между адаптерами требуется сложная и дорогая многоразрядная шина данных.

Основная задача, на решение которой направлена заявляемая полезная модель, состоит в реализации параллельного принципа передачи данных по каналу связи с минимальным количеством сигнальных линией.

Техническим результатом, достигаемым при осуществлении заявляемой полезной модели, является уменьшение числа сигнальных линий с сохранением высокой скорости передачи данных.

Указанный технический результат достигается тем, что параллельный адаптер, включающий n-разрядный буферный регистр передатчика, n-разрядный буферный регистр приемника, дополнительно содержит m k-разрядных параллельных цифроаналоговых преобразователей, цифровые входы d₁-d_k первого цифроаналогового преобразователя соединены с одноименными цифровыми выходами n-разрядного буферного регистра передатчика, цифровые входы d₁-d_k второго цифроаналогового преобразователя соединены соответственно с d_k+1-d_2k цифровыми выходами n-разрядного буферного регистра передатчика, цифровые входы d₁-d_k m-го цифроаналогового преобразователя соединены соответственно с d_n-k+1-d_n цифровыми выходами n-разрядного буферного регистра передатчика и m k-разрядных параллельных аналого-цифровых преобразователей, цифровые выходы d₁-d_k первого аналого-цифрового преобразователя соединены с одноименными цифровыми входами n-разрядного буферного регистра приемника, цифровые выходы d₁-d_k второго аналого-цифрового преобразователя соединены соответственно с d_k+1-d_2k цифровыми входами п-разрядного буферного регистра приемника, цифровые выходы d₁-d_k m-го аналого-цифрового преобразователя соединены соответственно с d_n-k+1-d_n цифровыми входами n-разрядного буферного регистра приемника.

Поставленный технический результат достигается за счет того, что при передачи данные с каждой группы из k разрядов n-разрядного буферного регистра передатчика одновременно преобразуются k-разрядными параллельными цифроаналоговыми преобразователями в m квантованных по уровню сигналов, которые передаются по m сигнальным линиям. При приеме в каждом из m параллельных аналого-цифровых преобразователей соответствующий квантованный сигнал преобразуется в к соответствующих разрядов буферного регистра приемника.

При этом передача n-разрядного входного сигнала адаптера осуществляется за один такт, что в k раз позволяет сократить число сигнальных линий адаптера с сохранением высокой скорости передачи данных.

Проведенный заявителем анализ уровня техники установил, что у аналогов отсутствует совокупность признаков, тождественных признакам заявляемого устройства «Параллельный адаптер». Следовательно, заявляемая полезная модель соответствует условию «новизна».

Результаты поиска известных технических решений в данной и смежных областях техники с целью выявления признаков, совпадающих с отличительными от прототипа признаками заявляемой полезной модели, показали, что они не следуют явным образом из уровня техники.

Сущность изобретения поясняется чертежом, представленным на фиг. 1, где приведена схема параллельного адаптера.

Устройство состоит n-разрядного буферного регистра передатчика 1, m k-разрядных параллельных цифроаналоговых преобразователей 2.1, 2.2, …, 2.m, n-разрядного буферного регистра приемника 3, m k-разрядных параллельных аналого-цифровых преобразователей 4.1, 4.2, …, 4.m, цифровые входы d₁-d_k первого цифроаналогового преобразователя 2.1 соединены с одноименными цифровыми выходами n-разрядного буферного регистра передатчика 1, цифровые входы d₁-d_k второго цифроаналогового преобразователя 2.2 соединены соответственно с d_k+1-d_2k цифровыми выходами n-разрядного буферного регистра передатчика 1, цифровые входы d₁-d_k m-го цифроаналогового преобразователя 2.m соединены соответственно с d_n-k+1-d_n цифровыми выходами n-разрядного буферного регистра передатчика 1 и m k-разрядных параллельных аналого-цифровых преобразователей, цифровые выходы d₁-d_k первого аналого-цифрового преобразователя 4.1 соединены с одноименными цифровыми входами n-разрядного буферного регистра приемника 3, цифровые выходы d₁-d_k второго аналого-цифрового преобразователя 4.2 соединены соответственно с d_k+1-d_2k цифровыми входами n-разрядного буферного регистра приемника 3, цифровые выходы d₁-d_k m-го аналого-цифрового преобразователя 4.m соединены соответственно с d_n-k+1-d_n цифровыми входами n-разрядного буферного регистра приемника 3.

В качестве параллельного аналого-цифрового преобразователя может быть использована, например, микросхема К1107ПВЗ, а в качестве параллельного цифроаналогового преобразователя - микросхема К1118ПА3 [1].

Параллельный адаптер работает следующим образом. При передаче данных n-разрядный двоичный код (d1, …, dn), подлежащий передаче по каналу связи, записывается в параллельном виде в n-разрядный буферный регистр передатчика 1. Данный код с выходов n-разрядного буферного регистра передатчика 1 группами по k разрядов поступает в параллельном виде в m k-разрядных цифроаналоговых преобразователей 2.1, 2.2, …, 2.m.

При этом цифровые входы d₁-d_k первого цифроаналогового преобразователя 2.1 соединены с одноименными цифровыми выходами n-разрядного буферного регистра передатчика 1, цифровые входы d₁-d_k второго цифроаналогового преобразователя 2.2 соединены соответственно с d_k+1-d_2k цифровыми выходами n-разрядного буферного регистра передатчика 1, цифровые входы d₁-d_k m-го цифроаналогового преобразователя 2.m соединены соответственно с d_n-k+1-d_n цифровыми выходами n-разрядного буферного регистра передатчика 1. В результате в каждом из m цифроаналоговых преобразователей k-разрядный двоичный код преобразуется в квантованный по уровню аналоговый сигнал и по одной сигнальной линии Q_i передается в приемник.

При приеме квантованные по уровню аналоговые сигналы поступают по m сигнальным линиям Q₁, …, Q_m в m k-разрядных параллельных аналого-цифровых преобразователя 4.1, 4.2, …, 4.m соответственно, в которых преобразуются в m групп k-разрядных двоичных чисел. Данные коды далее поступают на соответствующие цифровые входы n-разрядного буферного регистра приемника 3. При этом с первого аналого-цифрового преобразователя 4.1 k-разрядный двоичный код поступает на соответствующие цифровые входы d₁-d_k буферного регистра приемника 3, со второго аналого-цифрового преобразователя 4.2 k-разрядный двоичный код поступает на соответствующие цифровые входы dk+i-d2k буферного регистра приемника 3 и так далее.

В результате предложенный параллельный адаптер позволяет в k раз уменьшить число сигнальных линий с сохранением высокой скорости передачи данных.

Уменьшение числа сигнальных линий в k раз достигается за счет одновременной передачи данных сразу с каждых k разрядов входной шины данных передатчика по одной сигнальной линии на соответствующие k разрядов выходной шины данных приемника.

Сопоставление параметров, характеризующих заявляемую полезную модель, и прототипа позволяют сделать вывод о том, что заявляемая полезная модель позволяет в k раз уменьшить число сигнальных линий с сохранением высокой скорости передачи цифровых данных по информационному каналу.

Приведенные сведения доказывают, что при осуществлении заявленной модели выполняются следующие условия:

- средство, воплощающее предлагаемое устройство при его осуществлении, предназначено для использования в вычислительной технике, а именно в цифровых устройствах с небольшим числом сигнальных линий и с высокой скоростью передачи данных в канале связи;

- для заявленной полезной модели в том виде, как она охарактеризована в независимом пункте формулы полезной модели, подтверждена возможность ее осуществления с помощью описанных до даты подачи заявки средств;

- средство, воплощающее заявленную полезную модель при ее осуществлении, способно обеспечить получение указанного технического результата.

Следовательно, заявленная полезная модель соответствует условию «промышленная применимость».

Источник информации:

1. Зиатдинов С.И., Суетина Т.А., Поваренкин Н.В.. Схемотехника телекоммуникационных устройств. М.: Издательский центр «Академия», 2013. 368 с.

Claims

Параллельный адаптер, содержащий n-разрядный буферный регистр передатчика; n-разрядный буферный регистр приемника, отличающийся тем, что устройство дополнительно содержит m k-разрядных параллельных цифроаналоговых преобразователей, m k-разрядных параллельных аналого-цифровых преобразователей; цифровые входы d₁-d_k первого цифроаналогового преобразователя соединены с одноименными цифровыми выходами n-разрядного буферного регистра передатчика, цифровые входы d₁-d_k второго цифроаналогового преобразователя соединены соответственно с d_k+1-d_2k цифровыми выходами n-разрядного буферного регистра передатчика, цифровые входы d₁-d_k m-гo цифроаналогового преобразователя соединены соответственно с d_n-k+1-d_n цифровыми выходами n-разрядного буферного регистра передатчика; цифровые выходы d₁-d_k первого аналого-цифрового преобразователя соединены с одноименными цифровыми входами n-разрядного буферного регистра приемника, цифровые выходы d₁-d_k второго аналого-цифрового преобразователя соединены соответственно с d_k+1-d_2k цифровыми входами n-разрядного буферного регистра приемника, цифровые выходы d₁-d_k m-гo аналого-цифрового преобразователя соединены соответственно с d_n-k+1-d_n цифровыми входами n-разрядного буферного регистра приемника.