RU153303U1 - Параллельный адаптер - Google Patents
Параллельный адаптер Download PDFInfo
- Publication number
- RU153303U1 RU153303U1 RU2014147707/08U RU2014147707U RU153303U1 RU 153303 U1 RU153303 U1 RU 153303U1 RU 2014147707/08 U RU2014147707/08 U RU 2014147707/08U RU 2014147707 U RU2014147707 U RU 2014147707U RU 153303 U1 RU153303 U1 RU 153303U1
- Authority
- RU
- Russia
- Prior art keywords
- digital
- bit
- analog
- buffer register
- transmitter
- Prior art date
Links
Images
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
Параллельный адаптер, содержащий n-разрядный буферный регистр передатчика; n-разрядный буферный регистр приемника, отличающийся тем, что устройство дополнительно содержит m k-разрядных параллельных цифроаналоговых преобразователей, m k-разрядных параллельных аналого-цифровых преобразователей; цифровые входы d-dпервого цифроаналогового преобразователя соединены с одноименными цифровыми выходами n-разрядного буферного регистра передатчика, цифровые входы d-dвторого цифроаналогового преобразователя соединены соответственно с d-dцифровыми выходами n-разрядного буферного регистра передатчика, цифровые входы d-dm-гo цифроаналогового преобразователя соединены соответственно с d-dцифровыми выходами n-разрядного буферного регистра передатчика; цифровые выходы d-dпервого аналого-цифрового преобразователя соединены с одноименными цифровыми входами n-разрядного буферного регистра приемника, цифровые выходы d-dвторого аналого-цифрового преобразователя соединены соответственно с d-dцифровыми входами n-разрядного буферного регистра приемника, цифровые выходы d-dm-гo аналого-цифрового преобразователя соединены соответственно с d-dцифровыми входами n-разрядного буферного регистра приемника.
Description
Полезная модель относится к вычислительной технике и может быть использована в цифровых устройствах с высокой скоростью передачи данных по небольшому числу сигнальных линий (проводов) в канале связи.
Известен универсальный асинхронный приемопередатчик - микросхема УАПП 8250/16450. (Хаммел Р.Л. Последовательная передача данных. М.: Мир, 1996. С. 63-108, рис. 3.1. Блок-схема УАПП 8250/16450), реализующий последовательный канал ввода-вывода данных.
Устройство содержит буферный регистр приемника, сдвигающий регистр приемника, регистр хранения передатчика, сдвигающий регистр передатчика. Выход буферного регистра приемника соединен со входом сдвигающего регистра приемника, выход регистра хранения передатчика соединен со входом сдвигающего регистра передатчика.
Недостатком устройства является низкая скорость передачи информации.
Известен магистральный приемопередатчик К588ВА1 (Хвощ С.Т., Варлинский Н.Н., Попов Е.А. Микропроцессоры и микроЭВМ в системах автоматического управления. Справочник. Л.: Машиностроение, 1987. С. 222, рис. 6.6).
Приемопередатчик предназначен для построения интерфейсных устройств и обеспечивает двунаправленную передачу информации параллельным кодом. Данное устройство содержит блоки управления и два выходных усилителя информационных шин. При этом входы одного усилителя соединены с выходами другого усилителя.
Недостатком данного устройства является то, что при значительном расстоянии между приемопередатчиками требуется сложная и дорогая многоразрядная шина данных.
Известен последовательный асинхронный приемопередатчик К1801ВП-035, являющийся контроллером внешних устройств, работающих на линии связи с последовательной передачей информации в дуплексном режиме (Хвощ СТ., Варлинский Н.Н., Попов Е.А. Микропроцессоры и микроЭВМ в системах автоматического управления. Справочник. Л.: Машиностроение, 1987. С.316-319, рис. 9.11).
Устройство содержит сдвигающий регистр приемника, буферный регистр приемника, сдвигающий регистр передатчика, буферный регистр передатчика.
Недостатком устройства является низкая скорость передачи информации.
Известен программируемый адаптер последовательного интерфейса (Балашов Е.П., Григорьев В.Л., Петров Г.А. Микро- и миниЭВМ. Л.: Энергоатомиздат, 1984, рис. 4-13).
Данное устройство содержит регистр передатчика, регистр сдвига передатчика, регистр сдвига приемника, регистр приемника. Выходы регистра передатчика соединены со входами регистра сдвига передатчика, выходы регистра сдвига приемника соединены со входами регистра приемника.
Недостатком устройства является низкая скорость передачи информации.
Наиболее близким по технической сущности к предлагаемой полезной модели является программируемый адаптер параллельного интерфейса (Балашов Е.П., Григорьев В.Л., Петров Г.А. Микро- и миниЭВМ. Л.: Энергоатомиздат, 1984. С. 147-155, рис. 4-16).
Устройство содержит буфер шины данных, блок управления вводом выводом, параллельные двунаправленные порты ввода-вывода А, В, С.
Порты А, В, С соединены через внутреннюю шину с буфером шины данных. Каждый из портов содержит η-разрядный буферный регистр передатчика и n-разрядный буферный регистр приемника.
Недостатком данного программируемого адаптера параллельного интерфейса является то, что при значительном расстоянии между адаптерами требуется сложная и дорогая многоразрядная шина данных.
Основная задача, на решение которой направлена заявляемая полезная модель, состоит в реализации параллельного принципа передачи данных по каналу связи с минимальным количеством сигнальных линией.
Техническим результатом, достигаемым при осуществлении заявляемой полезной модели, является уменьшение числа сигнальных линий с сохранением высокой скорости передачи данных.
Указанный технический результат достигается тем, что параллельный адаптер, включающий n-разрядный буферный регистр передатчика, n-разрядный буферный регистр приемника, дополнительно содержит m k-разрядных параллельных цифроаналоговых преобразователей, цифровые входы d1-dk первого цифроаналогового преобразователя соединены с одноименными цифровыми выходами n-разрядного буферного регистра передатчика, цифровые входы d1-dk второго цифроаналогового преобразователя соединены соответственно с dk+1-d2k цифровыми выходами n-разрядного буферного регистра передатчика, цифровые входы d1-dk m-го цифроаналогового преобразователя соединены соответственно с dn-k+1-dn цифровыми выходами n-разрядного буферного регистра передатчика и m k-разрядных параллельных аналого-цифровых преобразователей, цифровые выходы d1-dk первого аналого-цифрового преобразователя соединены с одноименными цифровыми входами n-разрядного буферного регистра приемника, цифровые выходы d1-dk второго аналого-цифрового преобразователя соединены соответственно с dk+1-d2k цифровыми входами п-разрядного буферного регистра приемника, цифровые выходы d1-dk m-го аналого-цифрового преобразователя соединены соответственно с dn-k+1-dn цифровыми входами n-разрядного буферного регистра приемника.
Поставленный технический результат достигается за счет того, что при передачи данные с каждой группы из k разрядов n-разрядного буферного регистра передатчика одновременно преобразуются k-разрядными параллельными цифроаналоговыми преобразователями в m квантованных по уровню сигналов, которые передаются по m сигнальным линиям. При приеме в каждом из m параллельных аналого-цифровых преобразователей соответствующий квантованный сигнал преобразуется в к соответствующих разрядов буферного регистра приемника.
При этом передача n-разрядного входного сигнала адаптера осуществляется за один такт, что в k раз позволяет сократить число сигнальных линий адаптера с сохранением высокой скорости передачи данных.
Проведенный заявителем анализ уровня техники установил, что у аналогов отсутствует совокупность признаков, тождественных признакам заявляемого устройства «Параллельный адаптер». Следовательно, заявляемая полезная модель соответствует условию «новизна».
Результаты поиска известных технических решений в данной и смежных областях техники с целью выявления признаков, совпадающих с отличительными от прототипа признаками заявляемой полезной модели, показали, что они не следуют явным образом из уровня техники.
Сущность изобретения поясняется чертежом, представленным на фиг. 1, где приведена схема параллельного адаптера.
Устройство состоит n-разрядного буферного регистра передатчика 1, m k-разрядных параллельных цифроаналоговых преобразователей 2.1, 2.2, …, 2.m, n-разрядного буферного регистра приемника 3, m k-разрядных параллельных аналого-цифровых преобразователей 4.1, 4.2, …, 4.m, цифровые входы d1-dk первого цифроаналогового преобразователя 2.1 соединены с одноименными цифровыми выходами n-разрядного буферного регистра передатчика 1, цифровые входы d1-dk второго цифроаналогового преобразователя 2.2 соединены соответственно с dk+1-d2k цифровыми выходами n-разрядного буферного регистра передатчика 1, цифровые входы d1-dk m-го цифроаналогового преобразователя 2.m соединены соответственно с dn-k+1-dn цифровыми выходами n-разрядного буферного регистра передатчика 1 и m k-разрядных параллельных аналого-цифровых преобразователей, цифровые выходы d1-dk первого аналого-цифрового преобразователя 4.1 соединены с одноименными цифровыми входами n-разрядного буферного регистра приемника 3, цифровые выходы d1-dk второго аналого-цифрового преобразователя 4.2 соединены соответственно с dk+1-d2k цифровыми входами n-разрядного буферного регистра приемника 3, цифровые выходы d1-dk m-го аналого-цифрового преобразователя 4.m соединены соответственно с dn-k+1-dn цифровыми входами n-разрядного буферного регистра приемника 3.
В качестве параллельного аналого-цифрового преобразователя может быть использована, например, микросхема К1107ПВЗ, а в качестве параллельного цифроаналогового преобразователя - микросхема К1118ПА3 [1].
Параллельный адаптер работает следующим образом. При передаче данных n-разрядный двоичный код (d1, …, dn), подлежащий передаче по каналу связи, записывается в параллельном виде в n-разрядный буферный регистр передатчика 1. Данный код с выходов n-разрядного буферного регистра передатчика 1 группами по k разрядов поступает в параллельном виде в m k-разрядных цифроаналоговых преобразователей 2.1, 2.2, …, 2.m.
При этом цифровые входы d1-dk первого цифроаналогового преобразователя 2.1 соединены с одноименными цифровыми выходами n-разрядного буферного регистра передатчика 1, цифровые входы d1-dk второго цифроаналогового преобразователя 2.2 соединены соответственно с dk+1-d2k цифровыми выходами n-разрядного буферного регистра передатчика 1, цифровые входы d1-dk m-го цифроаналогового преобразователя 2.m соединены соответственно с dn-k+1-dn цифровыми выходами n-разрядного буферного регистра передатчика 1. В результате в каждом из m цифроаналоговых преобразователей k-разрядный двоичный код преобразуется в квантованный по уровню аналоговый сигнал и по одной сигнальной линии Qi передается в приемник.
При приеме квантованные по уровню аналоговые сигналы поступают по m сигнальным линиям Q1, …, Qm в m k-разрядных параллельных аналого-цифровых преобразователя 4.1, 4.2, …, 4.m соответственно, в которых преобразуются в m групп k-разрядных двоичных чисел. Данные коды далее поступают на соответствующие цифровые входы n-разрядного буферного регистра приемника 3. При этом с первого аналого-цифрового преобразователя 4.1 k-разрядный двоичный код поступает на соответствующие цифровые входы d1-dk буферного регистра приемника 3, со второго аналого-цифрового преобразователя 4.2 k-разрядный двоичный код поступает на соответствующие цифровые входы dk+i-d2k буферного регистра приемника 3 и так далее.
В результате предложенный параллельный адаптер позволяет в k раз уменьшить число сигнальных линий с сохранением высокой скорости передачи данных.
Уменьшение числа сигнальных линий в k раз достигается за счет одновременной передачи данных сразу с каждых k разрядов входной шины данных передатчика по одной сигнальной линии на соответствующие k разрядов выходной шины данных приемника.
Сопоставление параметров, характеризующих заявляемую полезную модель, и прототипа позволяют сделать вывод о том, что заявляемая полезная модель позволяет в k раз уменьшить число сигнальных линий с сохранением высокой скорости передачи цифровых данных по информационному каналу.
Приведенные сведения доказывают, что при осуществлении заявленной модели выполняются следующие условия:
- средство, воплощающее предлагаемое устройство при его осуществлении, предназначено для использования в вычислительной технике, а именно в цифровых устройствах с небольшим числом сигнальных линий и с высокой скоростью передачи данных в канале связи;
- для заявленной полезной модели в том виде, как она охарактеризована в независимом пункте формулы полезной модели, подтверждена возможность ее осуществления с помощью описанных до даты подачи заявки средств;
- средство, воплощающее заявленную полезную модель при ее осуществлении, способно обеспечить получение указанного технического результата.
Следовательно, заявленная полезная модель соответствует условию «промышленная применимость».
Источник информации:
1. Зиатдинов С.И., Суетина Т.А., Поваренкин Н.В.. Схемотехника телекоммуникационных устройств. М.: Издательский центр «Академия», 2013. 368 с.
Claims (1)
- Параллельный адаптер, содержащий n-разрядный буферный регистр передатчика; n-разрядный буферный регистр приемника, отличающийся тем, что устройство дополнительно содержит m k-разрядных параллельных цифроаналоговых преобразователей, m k-разрядных параллельных аналого-цифровых преобразователей; цифровые входы d1-dk первого цифроаналогового преобразователя соединены с одноименными цифровыми выходами n-разрядного буферного регистра передатчика, цифровые входы d1-dk второго цифроаналогового преобразователя соединены соответственно с dk+1-d2k цифровыми выходами n-разрядного буферного регистра передатчика, цифровые входы d1-dk m-гo цифроаналогового преобразователя соединены соответственно с dn-k+1-dn цифровыми выходами n-разрядного буферного регистра передатчика; цифровые выходы d1-dk первого аналого-цифрового преобразователя соединены с одноименными цифровыми входами n-разрядного буферного регистра приемника, цифровые выходы d1-dk второго аналого-цифрового преобразователя соединены соответственно с dk+1-d2k цифровыми входами n-разрядного буферного регистра приемника, цифровые выходы d1-dk m-гo аналого-цифрового преобразователя соединены соответственно с dn-k+1-dn цифровыми входами n-разрядного буферного регистра приемника.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2014147707/08U RU153303U1 (ru) | 2014-11-26 | 2014-11-26 | Параллельный адаптер |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2014147707/08U RU153303U1 (ru) | 2014-11-26 | 2014-11-26 | Параллельный адаптер |
Publications (1)
Publication Number | Publication Date |
---|---|
RU153303U1 true RU153303U1 (ru) | 2015-07-10 |
Family
ID=53539145
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2014147707/08U RU153303U1 (ru) | 2014-11-26 | 2014-11-26 | Параллельный адаптер |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU153303U1 (ru) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU173173U1 (ru) * | 2017-05-10 | 2017-08-15 | Федеральное государственное автономное образовательное учреждение высшего образования "Санкт-Петербургский государственный университет аэрокосмического приборостроения" | Параллельный повторитель |
-
2014
- 2014-11-26 RU RU2014147707/08U patent/RU153303U1/ru active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU173173U1 (ru) * | 2017-05-10 | 2017-08-15 | Федеральное государственное автономное образовательное учреждение высшего образования "Санкт-Петербургский государственный университет аэрокосмического приборостроения" | Параллельный повторитель |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
WO2017011621A1 (en) | Spi interface with less-than-8-bit bytes and variable packet size | |
RU153303U1 (ru) | Параллельный адаптер | |
CN102789442B (zh) | 校正移动产业处理器接口中信号偏移方法及相关传输*** | |
CN105094743A (zh) | 一种先进先出数据缓存器及其进行时延控制的方法 | |
CN103389958A (zh) | 通用串行接口 | |
RU141688U1 (ru) | Устройство установления тактовой синхронизации по информационному составному последовательному сигналу | |
CN104536330A (zh) | 用于ssi接口绝对值编码器数据通信的装置 | |
RU147512U1 (ru) | Последовательно-параллельный адаптер | |
CN205232236U (zh) | 一种基于现场可编程门阵列的脉冲编码调制器 | |
CN101109638B (zh) | 具有调零功能的光纤陀螺模拟量角速度输出电路 | |
RU173173U1 (ru) | Параллельный повторитель | |
CN102722976A (zh) | 一种用于星载设备的测温传输装置 | |
CN114342311B (zh) | 用于同步串行数据传输的装置和方法 | |
CN203039665U (zh) | 多路模拟信号高速转换与输出驱动装置 | |
RU139326U1 (ru) | Вычислительный модуль | |
CN203761399U (zh) | 单纤双向对称速率的光通信设备及*** | |
CN203466923U (zh) | 双通道二路视频*** | |
WO2016065828A1 (zh) | 一种数据采样方法及装置 | |
CN110999083B (zh) | 用于信号处理的设备 | |
CN202563495U (zh) | 一种dma传输装置 | |
RU50693U1 (ru) | Устройство сопряжения с основным цифровым каналом | |
WO2010114402A3 (en) | Interface for communication between sensing devices and i2c bus | |
WO2008006279A1 (fr) | Serveur temporel et procédé destiné à améliorer la précision d'entrée du serveur temporel | |
CN201781478U (zh) | 多通道高速模数转换并行处理卡 | |
CN107145457B (zh) | 基于片上ram提升多通道有效数据传输的装置及方法 |