PT108852B - Sensor de performance e de envelhecimento para memórias sram e dram. - Google Patents

Abstract

A PRESENTE INVENÇÃO REFERE-SE A UM SENSOR PARA MEMÓRIAS SRAM E DRAM QUE IDENTIFICA E SINALIZA REDUÇÕES DE PERFORMANCE NA OPERAÇÃO DE LEITURAS E ESCRITA EM CÉLULAS DE MEMÓRIA, PARA APLICAÇÃO COMO SENSOR DE PERFORMANCE E/OU DE ENVELHECIMENTO EM CIRCUITOS DIGITAIS DESENVOLVIDOS EM NANOTECNOLOGIAS CMOS. A PRESENTE INVENÇÃO É COMPOSTA POR UM DETETOR DE TRANSIÇÕES E POR UM DETETOR DE IMPULSOS. O DETETOR DE TRANSIÇÃO PERMITE GERAR UM IMPULSO POR CADA TRANSIÇÃO EXISTENTE NA LINHA DE BIT NUMA CÉLULA DE MEMÓRIA. A DURAÇÃO DESTE IMPULSO É DIRETAMENTE PROPORCIONAL À DURAÇÃO DO TEMPO DE TRANSIÇÃO DA LINHA DE BIT. O DETETOR DE IMPULSOS PERMITE GERAR IMPULSOS COM DURAÇÃO PROPORCIONAL AO TEMPO DE TRANSIÇÃO DE UM SINAL QUE COMUTA NA LINHA DE BIT; O DETETOR DE PICO PERMITE DETETAR QUANDO A DURAÇÃO DE UM IMPULSO GERADO PELO DETETOR DE TRANSIÇÃO É GRANDE O SUFICIENTE PARA INDICAR A EXISTÊNCIA DE TRANSIÇÕES LENTAS OCORRIDAS NA LINHA DE BIT, QUE INDIQUEM A EMINÊNCIA DE ERROS DE LEITURA OU DE ESCRITA NA MEMÓRIA.

Description

DESCRIÇÃO

SENSOR DE PERFORMANCE E DE ENVELHECIMENTO PARA MEMÓRIAS

SRAM E DRAM:

Introdução e enquadramento

Os Systems-on-a-Chip (SoCs) e até outros circuitos integrados são hoje compostos por dispositivos que são condensados em pequenas áreas no chip, apresentando problemas de fiabilidade e até novos desafios para a indústria da eletrónica. 0 desempenho dos circuitos CMOS (Comp 2 ementa.ry Afetai-Oxide Semiconductor) ê afetado por diversas variações paramétricas, como o Processo de fabricação ÍProcess), a tensão de alimentação dos circuitos (power-supply Voltage) e a Temperatura (PVT) [1] , assim como também os efeitos de envelhecimento (Aging) {PVT e Aging PVTA). A degradação dos circuitos CMOS provocada pelo envelhecimento é causada pelos seguintes efeitos: BTI (Dias Temperatura Instabilíty), HCI (Hot-Carrier Injection), Electromígration (EM) e TDDB (Time Dependent Bielectric Breakdown) {2j . 0 efeito de envelhecimento mais relevante é o BTI, nomeadamente o Negative Bi as Temperature Tnstability (NBTI), que afeta os transístores MOSFET (MOS Fíeld Effect Transístor) do tipo F (PMOS), resultando num aumento gradual do valor absoluto da sua tensão de limiar de condução (|Vth?i) ao longo do tempo. Como os dielétrícos high-k começaram a ser a partir das tecnologias com tamanho inferior; a 32nm [3] , o efeito BTI também começou a afetar significatívamente os transístores MOSFET do tipo N (NMOS) através do efeito Positive Bias Temperatura Instabílity (PBTI), resultando num aumento da tensão limiar de condução destes transístores (VthN). Todos estes efeitos degradam o desempenho dos circuitos digitais, ao longo do tempo, aumentando a variabilidade de parâmetros nos circuitos CMOS. A degradação do desempenho faz diminuir a rapidez de comutação, conduzindo a potenciais falhas por atrasos de sinais e, eventualmente, a erros no chíp.

Para além disso, os SoC atuais apresentam, uma necessidade de aumentarem rapidamente a quantidade de informação armazenada. Como consequência, as memórias (Statác Sandom Access Memories - SRAMs, ou Dynamíc Random Access Memoríes - DRAMs) ocupam a maior parte da área de silício de um SoC, sendo atualmente cerca de 90% da densidade do SoC [7] . Assim, a robustez das SBAtí' s ou das DRAM⁷ s: é considerada crucial, de formei a garantir a fiabilidade destes SoCs ao longo da vida útil dos dispositivos [7] . Para além disso, a tendência existente é a de que este número continue a aumentar nos próximos anos. Consequentemente, a memória de um semicondutor tornou-se. na principal responsável pela área total do SoC, e também pelo consumo energético nos sistemas embebidos, quer pelo consumo em modo dinâmico, quer pelo consumo em modo estático e resultante da existência de correntes de f uga,

- Estado da Técnica

Ura dos maiores pontos críticos existente no projeto de uma célula de memória {SRAM ou DRAM) e a sua estabilidade. A estabilidade da célula determina a sensibilidade da memória a variações existentes no processo de fabricação e nas condições de operação. A memória deve manter uma operação correta na presença de sinais com ruído, de forma a garantir as operações corretas de leitura da memória, de escrita e até de retenção do sinal guardado, Fríncipalmente devido aos efeitos NBTI e PBTI, o envelhecimento da célula de memória é acelerado, resultando na degradação da sua estabilidade e desempenho.

Os trabalhos anteriores que lidaram com sensores de envelhecimento para células de memória {nomeadamente SRAM), especialmente focando o efeito BTI (Sias Temperatura Instability), são tentativas para aumentar a fiabilidade da operação da memória. Estes trabalhos não consideram simultaneamente variações PVT e de envelhecimento {PVTA), Os autores em [13] propõem uma abordagem com o ofojectivo de aliviar os efeitos de envelhecimento por NBTI. Numa outra abordagem, (14], os autores propõem um esquema analógico de monitorização do efeito NBTI, para ser embutido na memória. Contudo, como o bloco é analógico, pode ser muito sensível às variações do processo de fabricação e aos efeitos de envelhecimento. Para além disso, requer modificações do bioco de descodífieador de linha e do circuito de escrita na memória, tendo ainda a característica de não trabalhar em modo normal de operação da memória {só num modo de teste) . Outra abordagem, [15], apresenta um sensor compacto embutido no chip que regista e monitoriza o NBTI para SRAMs. Contudo, esta abordagem é complexa e tem sérios problemas de confiabilidade. Existe ainda o sensor de envelhecimento embutido On-Chip Agíng Sensor (OCAS) proposto em [7], que deteta o estado de envelhecimento de uma memória SRAM causado pelo efeito NBTI.

Todos estes trabalhos anteriores lidam com o envelhecimento de memórias, mas nenhum é um sensor global, que lida com o desempenho da memória e, simultaneamente, com variações PVTA em memórias. De facto, o desenvolvimento de sensores de desempenho para aplicações de memórias ainda tem um caminho longo a percorrer, e as soluções existentes estão ainda numa fase embrionãria do seu desenvolvimento, quando comparados com as soluções jã existentes de sensores de desempenho para circuitos digitais de aplicação (ou ASIC, Application Specific Tntegrated Circuit). Um exemplo é o Flip-flop Scout [8] [9'j , que atua como um sensor de desempenho para tolerar e detetar px~editivamente falhas de atrasos em circuitos síncronos digitais. Este sensor local cria duas janelas distintas para observação e guarda: (1) a janela de tolerância, para aumentar a tolerância a transições tardias, e a (2) janela d.e deteção, que começa antes do flanco ativo do relógio e continua durante a janela de tolerância, para sinalizar comportamentos anormais no circuito e no seu desempenho.

- Sumário da invenção

Nesta invenção apresenta~se um novo sensor de performance e envelhecimento para Células de memória CMOS (nomeadaraente, SRAM e DRAM). O sensor de performance e envelhecimento proposto permite detetar degradações temporais no acesso a células de memória (SRAM e DRAM), nomeadamente nas operações de leitura/escrita na memória. O sensor proposto está ligado a uma linha de bit da memória, um sensor por cada linha de bit, para monitorizar as transições ocorridas nestas linhas durante as operações de leitura e escrita. O objetivo é que, pela monitorização da operação das linhas de bit (bit lanes) de uma memória, seja possível monitorizar constantemente, e em modo normal de funcionamento, o envelhecimento de uma memória e o seu desempenho, com uma área adicional relatívamente baixa e sem perdas de desempenho, A monitorização da performance e do envelhecimento é conseguida peia deteção de transições lentas nas linhas de bit, causadas nomeadamente por variações PVTA (ou por qualquer outro efeito que provoque degradação no tempo de resposta dêi memória) na memória ou nos circuitos da memória (como o sense amplifier, que também está ligado âs mesmas linhas de bit) . Para além disso, como o sensor atua através da monitorização das linhas de bit, o mesmo sensor pode ser utilizado em qualquer outra estrutura de células de memória, nomeadamente em memórias SRAM ou DRAM.

A presente invenção é seguidamente descrita em pormenor, sem carácter limitativo e a título exemplificativo, por meio de uma forma de realização exemplificativa, representada nos desenhos anexos, nos quais:

fig.l é uma representação em diagrama de blocos dos elementos constituintes da invenção e a arquitetura genérica do sensor (PAS).

~ fíg.2 e uma representação da ligação do sensor â memória e âs células de memória que ira monitorizar.

-- fig. 3 são representações dos princípios de operação da invenção e o comportamento espex“ado dos principais sinais da concretização da invenção apresentada.

- fig.4 é a representação da arquitetura para o bloco do detetor de transição (DT), que é um dos blocos constituintes da invenção.

- fig. 5 é a representação da arquitetura para, o bloco detetor de impulso (Dl), que é outro dos blocos constituintes da invenção.

do

- a legenda das figuras:

(1) A invenção {sensor PAS);

(2) Entrada de dados ligada, à linha de bit da memória (BL) ;

(3) Entrada de relógio (Clk);

(4) Entrada de reinicíalizaçâo ou desativação da sinalização í Esfc) ;

(5) Bloco de detetor de transição (DT);

(8) Bloco de detetor de impulsos (DT) ;

(7) Saída do sensor para sinalização de erro iminente (£0);

(8) Sinal de impulso (P) gerado pelo detetor de impulsos;

(3) Célula de memória (SRAM ou DRAM);

(10) Linha de bit (BL) da. memória ?

(11.) Entrada de relógio do sensor, ou sinal de relógio da memória (Clk);

(12) Entrada de reinícialização ou desativação da s i na1i zação (Rsfc);

(13) Sensor de Performance e de Envelhecimento (PAS), ou a invenção;

(14)	Saída	do sensor para sinalização de	erro	iminente (50);
(15!	Sinal	de relógio (Clk) }
(16)	Sinal	da linha de foít (SL) ;
(17)	Sinal	de impulso (P) ;
(18)	Sinal	de impulso atrasado (dP) ;
(19)	Sinal	de saída do sensor (50);
(20)	Bloco	de detetor de transição (DT);
(21)	Porta	lógica XOR;
(22)	Inversor que apresenta o transístor	NMOS	mais	condutivo
	que o	transistor PMOS?
(23)	Inversor que apresenta o transístor	PMOS	mais	condutivo
	qu e o	t r ans í s t or 141403 ;
(24)	Bloco	do detetor de impulsos (Dl);
(25!	Bloco	do elemento de atraso (DE);
(26)	Sinal	de impulso atrasado (dP);
(27)	Sinal	de impul so ( P) ;
(28)	Sinal	de relógio (Clk);
(29)	Sinal	de entrada de reinícialização	do s	:ensor	' (Rst.) ?
(30)	Sinal	de saída do sensor (SO);

4- Descrição da concretização preferida

Um importante módulo existente nas memórias é o Sense Amplifíer, cu amplificador para perceber qual o nível lógico, que é responsável por identificar pequenas diferenças de tensão nas linhas de bit e por reestabelecer os níveis lógicos digitais corretos, permitindo assim a leitura correta dos valores armazenados na memória. Quando ocorre o processo de envelhecimento da memória (célula de memória e restantes circuitos da memória), as propriedades físicas e, consequentemente, a capacidade de condução de alguns transístores ê afetada, afetando o tempo de resposta do Sense Ainplifier. 0 resultado é um aumento do tempo de comutação dos transístores, que resulta e transições mais lentas ou em degradações dos níveis lógicos dos nós. Assim, ao monitorizar o tempo de resposta de uma célula e medindo os tempos de comutação dos sinais nas linhas de bit, podemos medir o desempenho da célula de memória e, consequentemente, monitorizar o envelhecimento. Deste modo, o sensor proposto, por estar ligado às linhas de bit (como se vê na Figura 2) tenta, detetar quando ocorre uma transição lenta numa operação de leitura/escrita, seja qual for a sua causa (exemplo, variações PVTA), permitindo monitorizar e detetar degradações provocadas pelo envelhecimento. É importante notar que, durante as operações de retenção dos valores na memória, o processo de monitorização sofre uma pausa, o que quer dizer que para ativar o sensor durante esse período, pelo menos uma leitura a uma célula deve ser realizada.

Na Figura 1 é apresentado o diagrama de blocos do sensor de performance e de envelhecimento proposto. 0 sensor (bloco PAS) é composto por um detetor de transições (bloco DT), que será descrito mais adiante em mais detalhes, e que gera impulsos (sinal P) na presença de uma transição de nível na linha de bit da célula de memória (sinal BL) . É ainda composto por um detetor de impulsos (bloco Dl) que indica ss o impulso gerado (que por sua vez tem uma duração proporcional ao tempo de transição do sinal BL) excede um valor padrão para a largura do impulso, indicando que ocorreu uma transição lenta e, consequentemente, que ocorreu um desempenho crítico da memória que pode conduzir a uma falha. Neste caso, uma saída a sinalizar o erro serâ gerada na saída SO.

A implementação do bloco detetor de transição (DT) é apresentada na Figura 4 e consiste em 2 caminhos de 4 inversores cada, 2 inversores com transístores NMOS mais condutivos e outros 2 inversores com transístores PMOS mais condutivos (como apresentado na Figura 4), em que cada caminho apresenta uma propagação rápida para cada uma das transições de nível ocorrida na sua. entrada, convergindo os 2 caminhos para as 2 entradas de uma porta lógica XOR realizada com lógica de transístor de passagem (e usando portas de transmissão). Esta configuração com S inversores com diferentes tensões de comutação permite detetar transições lentas e transições rápidas na entrada de dados proveniente da linha de bit, permitindo assim gerar impulsos com duração de impulso similar guando ambas as transições de nível (de nível baixo para nível alto e de nível alto para nível baixo) ocorrem na entrada. Para além disso, a porta XOP usada não é implementada com lógica clássica CMOS completamente complementar, mas é implementada com lógica de transístor de passagem, o que inclui um inversor na. sua saída, e assegura um bom desempenho sem haver degradação do nível lógico quando um '0' ou um '1' é. passado para a saída

Genericamente, uma boa solução para o detetor^- de impulsos {apresentada na Figura 5) é a utilização de uma porta NOR para detetar quando 2 sinais estão simultaneamente ao nível baixo. Neste caso, a porta NOR irã detetar quando os impulsos gerados pelo detetor de transições, depois de atrasados por um elemento atraso (DE) e de invertidos por um inversor, coincidem com o estado ao nível baixo do sinal de. relógio. Esta ideia base parte do pressuposto de que todos os sinais de controlo de uma memória e, portanto, os sinais que desencadeiam as operações de leitura e escrita da memória, são gerados síncronos com o relógio, e neste caso no flanco ascendente do relógio. Assim, ê durante o nível alto do relógio que deverão ocorrer as transições na linha de bit e, consequentemente, a geração dos impulsos pelo detetor de transições. Se o impulso gerado, que por sua vez ainda, vai .ser atrasado pelo elemento de atraso (DE) , atingir o estado do relógio ao nível baixo, é considerado que a transição foi lenta e que entramos numa operação crítica da memória. Note que, com os ajustes necessários no sensor, e possível alterar a sensibilidade e forma de funcionamento.

É importante também realçar que alguns conceitos de base aqui foram reutilizados reutilizar do Scout Flip-£'lop, previamente apresentado em. Í8] [9] , que deteta todas as transições na entrada de dados que chegam ao detetor de estabilidade durante o nível ativo do sinal de relógio. Os atrasos introduzidos pelos circuitos do sensor devem permitir a definição de quando o sensor é ativado ou não, o que pode ser ajustado caso a caso, consoante a necessidade, bastando mudai' os atrasos introduzidos no sensor. Para além disso, esta, solução baseada nos atrasos garante a robustez do sensor e melhora a sensibilidade do detetor de impulsos na presença de variações PVTA, porque os atrasos dos circuitos digitais são também sensíveis às variações PVA, e porque uma operação confíável de um circuito digital está díretamente relacionada com a frequência do relógio usada (no fundo, o coração de todo o sistema) , isto è, se a frequência do relógio é reduzida (aumentada), o desempenho é relaxado (aumentado) e a probabilidade de erro é aliviada (aumentada).

detetor de impulsos é apresentado na Figura 5, e é constituído por um elemento de atraso (DE), ura inversor uma porta NOS com lógica de retenção do sinal ao nível alto (para evitar a utilização de um Latch adicional para reter o sinal ao nível alto). O elemento de atraso (DE) é, basicamente, um buffer, para proporcionar um atraso de tempo ao sinal de entrada (o impulse F) , e a sua arquitetura já foi apresentada em [6][9][10], De acordo com o tempo de atraso necessário e a frequência do sinal de relógio, um ou mais elementos podem ser utilizados pelas 3 soluções apresentadas em [9].

Mais uma vez é necessário realçar que a ideia base neste Dl é a utilização do relógio do circuito de memória como uma referência fixa para detetar atrasos anormais nos impulsos gerados pelo detetor de transições. Mas memórias, assim como nos circuitos digitais comuns, todos os sinais de controlo e todas as instruções são gerados sincronamente com o relógio principal. Assim, considerando que os impulsos gerados pelo detetor de transições são gerados no flanco ascendente do relógio e durante o seu nível alto, se a duração do impulso e o atraso da propagação introduzido pelo elemento de atraso (DE) fazem com que o impulso atrasado cheque à porta NOR durante o nível baixo do relógio, então um sinal de erro será gerado. Assim, pelo projeto temos 2 parâmetros para controlar os atrasos no sensor e a decisão de error/nâoerro: (1) A largura do impulso gerado no detetor de transição; e (2) o tempo de atraso introduzido na propagação do sinal pelo elemento de atraso do detetor de impulso.

A Figura 3 resume a operação do sensor e do detetor de impulsos. Mote que as áreas a cinzento representam a operação do sensor para a condição de uma transição .lenta a ocorrer na entrada (na linha de toifc.) , ou até de um sinal lógico degradado na linha de bífc), indicando uma redução de desempenho. Nestes casos, os impulsos gerados pelo detetor de transição são maiores, o atraso introduzido pelo elemento de atraso no detetor de impulsos também é maior, o que resulta num sinal de erro na saída do sensor ÍSO) (quando o impulso atrasado chega â porta NCR durante o nível baixo do sinal de relógio.

Referências

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Claims (10)

1. REIVINDICAÇÕES

   1 - Sensor de performance e de envelhecimento para memórias SRAM e DRAM, para detetar a eminência de erros de desempenho nas operações de leitura e escrita nas memórias SRAM e DRAM, caracterizado por possuir uma entrada de dados, uma entrada de relógio, uma entrada de reinicializaçao do sensor, um bloco detetor de transições, um bloco detetor de impulsos e uma. saída que apresenta o resultado da análise do sensor,
2. 2 - Sensor de performance e de envelhecimento para memórias SRAM e DRAM, de acordo com a reivindicação η’ 1, caracterizado por possuir um detetor de transições constituído por uma entrada de dados proveniente de uma linha de bit de uma memória, ligada a dois caminhos formados por inversores desequilibrados, de forma a que um caminho permita que uma das duas transições de nível seja mais rápida e que o oposto ocorra no outro caminho, e em que os dois caminhos são ligados a uma porta ou--exclusivo de duas entradas, realizada com lógica de transístores de passagem e cuja saída está, ligada à. saída de dados do detetor de transições,
3. 3 - Sensor de performance e de envelhecimento para memórias SRAM e DRAM, de acordo com a reivindicação n^<: 1, caracterizado por possuir um detetor de transições que produz na sua saída de dados um impulso com duração diretamente proporcional ao tempo de transição de uma comutação ocorrida rio sinal de entrada de dados,
4. 4 - Sensor de performance e de envelhecimento para memórias SRAM e DRAM, de acordo com a reivindicação η 1, caracterizado por possuir um detetor de transições que produz na sua saída de dados um impulso com duração diretamente proporcional ao envelhecimento do sensor e â temperatura de operação, e inversamente proporcional à tensão de alimentação, VDD, e ao desempenho e rapidez do sensor.
5. 5 - Sensor de performance e de envelhecimento para memórias SRAM e DRAM, de acordo com a reivindicação η'· 1, caracterizado por possuir um detetor de impulsos constituído por uma entrada de dados proveniente da saída do detetor de transições, uma entrada de relógio, uma entrada de reinicialização do sensor, um bloco de atraso ligado à entrada de dados, um inversor ligado ao bloco de atraso, e uma porta lógica OU de duas entradas, com capacidade de retenção do valor lógico alto.
6. 6 - Sensor de performance e de envelhecimento para memórias SRAM e DRAM, de acordo com a reivindicação η* 1, caracterizado por possuir um detetor de impulsos que, caso seja ativada a sua saída, mantém-na no nível alto até que seja ativada a entrada de reinicialização do sensor,
7. 7 · Processo de funcionamento do Sensor de performance e de envelhecimento para memórias SRAM e DRAM, descrito nas reivindicações de 1 a 6, caracterizado por medir a duração de uma transição de nível na entrada de dados e sinalizai' a eminência de erros de desempenho da memória sempre que o tempo dessa transição ultrapasse uma medida padrão.
8. 8 - Processo de funcionamento do Sensor de performance e de envelhecimento para memórias SRAM e DRAM, de acordo com a reivindicação n” 7, caracterizado por utilizar a duração do flanco ativo do sinal de relógio como medida padrão para a identificação da eminência de erros de desempenho nas operações de leitura ou escrita em memórias.
9. 9 - Processo de funcionamento do Sensor de performance e de envelhecimento para memórias SRAM e DRAM, de acordo com a reivindicação n° 7, caracterizado por sinalizar na sua saída de dados todos os impulsos gerados pelo detetor de transições, que depois de atrasados pelo elemento de atraso do detetor de impulsos, coincidam com o estado desativo do relógio,
10. 10 - Processo de funcionamento do Sensor de performance e de envelhecimento para memórias SRAM e DRAM, de acordo com a reivindicação n° 7, caracterizado por aumentar a sua sensibilidade, ou sinalizar mais facilmente a eminência, de erros, se a temperatura de operação aumentar, o envelhecimento aumentar, ou a tensão de alimentação diminuir.