PT108852B - PERFORMANCE AND AGING SENSOR FOR SRAM AND DRAM MEMORIES. - Google Patents

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Filipe Leal Costa Semião Jorge
Azevedo De Sousa Romão André
Fernandes Da Silva Santos Hugo
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Univ Do Algarve
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Abstract

A PRESENTE INVENÇÃO REFERE-SE A UM SENSOR PARA MEMÓRIAS SRAM E DRAM QUE IDENTIFICA E SINALIZA REDUÇÕES DE PERFORMANCE NA OPERAÇÃO DE LEITURAS E ESCRITA EM CÉLULAS DE MEMÓRIA, PARA APLICAÇÃO COMO SENSOR DE PERFORMANCE E/OU DE ENVELHECIMENTO EM CIRCUITOS DIGITAIS DESENVOLVIDOS EM NANOTECNOLOGIAS CMOS. A PRESENTE INVENÇÃO É COMPOSTA POR UM DETETOR DE TRANSIÇÕES E POR UM DETETOR DE IMPULSOS. O DETETOR DE TRANSIÇÃO PERMITE GERAR UM IMPULSO POR CADA TRANSIÇÃO EXISTENTE NA LINHA DE BIT NUMA CÉLULA DE MEMÓRIA. A DURAÇÃO DESTE IMPULSO É DIRETAMENTE PROPORCIONAL À DURAÇÃO DO TEMPO DE TRANSIÇÃO DA LINHA DE BIT. O DETETOR DE IMPULSOS PERMITE GERAR IMPULSOS COM DURAÇÃO PROPORCIONAL AO TEMPO DE TRANSIÇÃO DE UM SINAL QUE COMUTA NA LINHA DE BIT; O DETETOR DE PICO PERMITE DETETAR QUANDO A DURAÇÃO DE UM IMPULSO GERADO PELO DETETOR DE TRANSIÇÃO É GRANDE O SUFICIENTE PARA INDICAR A EXISTÊNCIA DE TRANSIÇÕES LENTAS OCORRIDAS NA LINHA DE BIT, QUE INDIQUEM A EMINÊNCIA DE ERROS DE LEITURA OU DE ESCRITA NA MEMÓRIA.The present invention relates to a SRAM and DRAM MEMORY SENSOR, which identifies and signals performance reductions in the operation of readings and writing in memory cells for application as a perfomance sensor and / or aging in digital circuits developed in nanotechnology CMOS . The present invention is comprised of a transistor sensor and a pulse sensor. THE TRANSITION DETECTOR ENABLES TO GENERATE AN IMPULSE FOR EACH EXISTING TRANSITION ON THE BIT LINE IN A MEMORY CELL. THE DURATION OF THIS IMPULSE IS DIRECTLY PROPORTIONAL TO THE DURATION OF THE BIT LINE TRANSITION TIME. THE PULSE DETECTOR ALLOWS TO GENERATE PROPORTIONAL DURATION AT THE TRANSITION TIME OF A SIGN THAT COMBINES IN THE BIT LINE; THE PYC DETECTOR ENABLES TO DETECT WHEN THE DURATION OF A PULSE GENERATED BY THE TRANSITION DETECTOR IS GREAT ENOUGH TO INDICATE THE EXISTENCE OF SLOW TRANSITIONS OCCURRED IN THE BIT LINE, INDICATING THE EMINENCE OF READ ERRORS OR WRITING IN THE MEMORY.

Description

DESCRIÇÃODESCRIPTION

SENSOR DE PERFORMANCE E DE ENVELHECIMENTO PARA MEMÓRIASPERFORMANCE AND AGING SENSOR FOR MEMORIES

SRAM E DRAM:SRAM AND DRAM:

Introdução e enquadramentoIntroduction and framework

Os Systems-on-a-Chip (SoCs) e até outros circuitos integrados são hoje compostos por dispositivos que são condensados em pequenas áreas no chip, apresentando problemas de fiabilidade e até novos desafios para a indústria da eletrónica. 0 desempenho dos circuitos CMOS (Comp 2 ementa.ry Afetai-Oxide Semiconductor) ê afetado por diversas variações paramétricas, como o Processo de fabricação ÍProcess), a tensão de alimentação dos circuitos (power-supply Voltage) e a Temperatura (PVT) [1] , assim como também os efeitos de envelhecimento (Aging) {PVT e Aging PVTA). A degradação dos circuitos CMOS provocada pelo envelhecimento é causada pelos seguintes efeitos: BTI (Dias Temperatura Instabilíty), HCI (Hot-Carrier Injection), Electromígration (EM) e TDDB (Time Dependent Bielectric Breakdown) {2j . 0 efeito de envelhecimento mais relevante é o BTI, nomeadamente o Negative Bi as Temperature Tnstability (NBTI), que afeta os transístores MOSFET (MOS Fíeld Effect Transístor) do tipo F (PMOS), resultando num aumento gradual do valor absoluto da sua tensão de limiar de condução (|Vth?i) ao longo do tempo. Como os dielétrícos high-k começaram a ser a partir das tecnologias com tamanho inferior; a 32nm [3] , o efeito BTI também começou a afetar significatívamente os transístores MOSFET do tipo N (NMOS) através do efeito Positive Bias Temperatura Instabílity (PBTI), resultando num aumento da tensão limiar de condução destes transístores (VthN). Todos estes efeitos degradam o desempenho dos circuitos digitais, ao longo do tempo, aumentando a variabilidade de parâmetros nos circuitos CMOS. A degradação do desempenho faz diminuir a rapidez de comutação, conduzindo a potenciais falhas por atrasos de sinais e, eventualmente, a erros no chíp.Systems-on-a-Chip (SoCs) and even other integrated circuits today are devices that are condensed in small areas on the chip, presenting reliability issues and even new challenges for the electronics industry. The performance of CMOS (Comp 2 ementa.ry Afetai-Oxide Semiconductor) circuits is affected by a number of parametric variations, such as the Process Process (Process), power supply voltage, and Temperature (PVT) [ 1], as well as the effects of Aging (PVT and Aging PVTA). The degradation of CMOS circuits caused by aging is caused by the following effects: BTI (Days Temperature Instability), HCI (Hot-Carrier Injection), Electromigration (EM) and TDDB (Time Dependent Bielectric Breakdown) {2j. The most relevant aging effect is BTI, namely Negative Bi as Temperature Resistance (NBTI), which affects MOSFET (Type Effect Transistor) transistors (PMOS), resulting in a gradual increase in the absolute value of their voltage. driving threshold (| Vth? i) over time. How high-k dielectrics began to come from smaller technologies; At 32nm [3], the BTI effect also began to significantly affect N-type MOSFET transistors (NMOS) through the Positive Bias Temperature Instability (PBTI) effect, resulting in an increase in the conduction threshold voltage of these transistors (VthN). All these effects degrade the performance of digital circuits over time, increasing parameter variability in CMOS circuits. Performance degradation decreases switching speed, leading to potential failures due to signal delays and, eventually, errors in the chip.

Para além disso, os SoC atuais apresentam, uma necessidade de aumentarem rapidamente a quantidade de informação armazenada. Como consequência, as memórias (Statác Sandom Access Memories - SRAMs, ou Dynamíc Random Access Memoríes - DRAMs) ocupam a maior parte da área de silício de um SoC, sendo atualmente cerca de 90% da densidade do SoC [7] . Assim, a robustez das SBAtí' s ou das DRAM7 s: é considerada crucial, de formei a garantir a fiabilidade destes SoCs ao longo da vida útil dos dispositivos [7] . Para além disso, a tendência existente é a de que este número continue a aumentar nos próximos anos. Consequentemente, a memória de um semicondutor tornou-se. na principal responsável pela área total do SoC, e também pelo consumo energético nos sistemas embebidos, quer pelo consumo em modo dinâmico, quer pelo consumo em modo estático e resultante da existência de correntes de f uga,In addition, current SoCs present a need to rapidly increase the amount of information stored. As a consequence, memories (Statác Sandom Access Memories - SRAMs) or Dynamics Random Access Memories (DRAMs) occupy most of the silicon area of a SoC, currently being about 90% of SoC density [7]. Thus, the robustness of SBAtí 's or DRAM 7 s: is considered crucial in order to ensure the reliability of these SoCs over the life of the devices [7]. Moreover, there is a tendency for this number to continue to increase in the coming years. Consequently, the memory of a semiconductor has developed. primarily responsible for the total area of SoC, and also for energy consumption in embedded systems, either for dynamic mode consumption or for static mode consumption resulting from the existence of smoke currents,

- Estado da Técnica- State of the Art

Ura dos maiores pontos críticos existente no projeto de uma célula de memória {SRAM ou DRAM) e a sua estabilidade. A estabilidade da célula determina a sensibilidade da memória a variações existentes no processo de fabricação e nas condições de operação. A memória deve manter uma operação correta na presença de sinais com ruído, de forma a garantir as operações corretas de leitura da memória, de escrita e até de retenção do sinal guardado, Fríncipalmente devido aos efeitos NBTI e PBTI, o envelhecimento da célula de memória é acelerado, resultando na degradação da sua estabilidade e desempenho.One of the biggest critical points in the design of a memory cell (SRAM or DRAM) is its stability. Cell stability determines the sensitivity of memory to variations in the manufacturing process and operating conditions. Memory must maintain proper operation in the presence of noisy signals to ensure correct memory read, write and even retained stored signal operations. Primarily due to NBTI and PBTI effects, memory cell aging is accelerated, resulting in degradation of its stability and performance.

Os trabalhos anteriores que lidaram com sensores de envelhecimento para células de memória {nomeadamente SRAM), especialmente focando o efeito BTI (Sias Temperatura Instability), são tentativas para aumentar a fiabilidade da operação da memória. Estes trabalhos não consideram simultaneamente variações PVT e de envelhecimento {PVTA), Os autores em [13] propõem uma abordagem com o ofojectivo de aliviar os efeitos de envelhecimento por NBTI. Numa outra abordagem, (14], os autores propõem um esquema analógico de monitorização do efeito NBTI, para ser embutido na memória. Contudo, como o bloco é analógico, pode ser muito sensível às variações do processo de fabricação e aos efeitos de envelhecimento. Para além disso, requer modificações do bioco de descodífieador de linha e do circuito de escrita na memória, tendo ainda a característica de não trabalhar em modo normal de operação da memória {só num modo de teste) . Outra abordagem, [15], apresenta um sensor compacto embutido no chip que regista e monitoriza o NBTI para SRAMs. Contudo, esta abordagem é complexa e tem sérios problemas de confiabilidade. Existe ainda o sensor de envelhecimento embutido On-Chip Agíng Sensor (OCAS) proposto em [7], que deteta o estado de envelhecimento de uma memória SRAM causado pelo efeito NBTI.Previous work dealing with memory cell aging sensors (notably SRAM), especially focusing on the Bias (Sias Temperature Instability) effect, is an attempt to increase the reliability of memory operation. These papers do not consider both PVT and aging variations (PVTA). The authors in [13] propose an approach aimed at alleviating the effects of NBTI aging. In another approach, (14] the authors propose an analog NBTI effect monitoring scheme to be embedded in memory, but as the block is analog, it can be very sensitive to manufacturing process variations and aging effects. In addition, it requires modifications of the line decoder block and the memory write circuit, and also has the feature of not working in normal memory operation mode (only in a test mode). Another approach, [15], features a compact on-chip sensor that records and monitors NBTI for SRAMs. However, this approach is complex and has serious reliability issues. There is also the built-in On-Chip Aging Sensor (OCAS) aging sensor proposed in [7], which detects the aging state of an SRAM memory caused by the NBTI effect.

Todos estes trabalhos anteriores lidam com o envelhecimento de memórias, mas nenhum é um sensor global, que lida com o desempenho da memória e, simultaneamente, com variações PVTA em memórias. De facto, o desenvolvimento de sensores de desempenho para aplicações de memórias ainda tem um caminho longo a percorrer, e as soluções existentes estão ainda numa fase embrionãria do seu desenvolvimento, quando comparados com as soluções jã existentes de sensores de desempenho para circuitos digitais de aplicação (ou ASIC, Application Specific Tntegrated Circuit). Um exemplo é o Flip-flop Scout [8] [9'j , que atua como um sensor de desempenho para tolerar e detetar px~editivamente falhas de atrasos em circuitos síncronos digitais. Este sensor local cria duas janelas distintas para observação e guarda: (1) a janela de tolerância, para aumentar a tolerância a transições tardias, e a (2) janela d.e deteção, que começa antes do flanco ativo do relógio e continua durante a janela de tolerância, para sinalizar comportamentos anormais no circuito e no seu desempenho.All of these previous works deal with memory aging, but none is a global sensor that deals with memory performance and simultaneously with PVTA variations in memories. Indeed, the development of performance sensors for memory applications still has a long way to go, and existing solutions are still at an early stage of their development, compared to existing performance sensor solutions for digital application circuits. (or ASIC, Application Specific Tntegrated Circuit). An example is the Flip-flop Scout [8] [9'j, which acts as a performance sensor to tolerate and detect px ~ editively delay delays in digital synchronous circuits. This local sensor creates two distinct observation and guard windows: (1) the tolerance window to increase tolerance to late transitions, and (2) the detection window, which starts before the active flank of the watch and continues during the window. tolerance, to signal abnormal behaviors in the circuit and its performance.

- Sumário da invençãoSummary of the Invention

Nesta invenção apresenta~se um novo sensor de performance e envelhecimento para Células de memória CMOS (nomeadaraente, SRAM e DRAM). O sensor de performance e envelhecimento proposto permite detetar degradações temporais no acesso a células de memória (SRAM e DRAM), nomeadamente nas operações de leitura/escrita na memória. O sensor proposto está ligado a uma linha de bit da memória, um sensor por cada linha de bit, para monitorizar as transições ocorridas nestas linhas durante as operações de leitura e escrita. O objetivo é que, pela monitorização da operação das linhas de bit (bit lanes) de uma memória, seja possível monitorizar constantemente, e em modo normal de funcionamento, o envelhecimento de uma memória e o seu desempenho, com uma área adicional relatívamente baixa e sem perdas de desempenho, A monitorização da performance e do envelhecimento é conseguida peia deteção de transições lentas nas linhas de bit, causadas nomeadamente por variações PVTA (ou por qualquer outro efeito que provoque degradação no tempo de resposta dêi memória) na memória ou nos circuitos da memória (como o sense amplifier, que também está ligado âs mesmas linhas de bit) . Para além disso, como o sensor atua através da monitorização das linhas de bit, o mesmo sensor pode ser utilizado em qualquer outra estrutura de células de memória, nomeadamente em memórias SRAM ou DRAM.In this invention a new performance and aging sensor for CMOS memory cells (namely, SRAM and DRAM) is presented. The proposed performance and aging sensor allows to detect temporal degradation in access to memory cells (SRAM and DRAM), namely in read / write operations in memory. The proposed sensor is connected to a memory bit line, one sensor per bit line, to monitor the transitions that occur on these lines during read and write operations. The objective is that by monitoring the operation of the bit lanes of a memory, it is possible to constantly monitor, in normal operation, the aging of a memory and its performance, with a relatively small additional area and no performance loss. Performance and aging monitoring is achieved by detecting slow bit line transitions, caused notably by PVTA variations (or any other effect that causes degradation in memory response time) in memory or circuitry. memory (like the sense amplifier, which is also attached to the same bit lines). In addition, as the sensor acts by monitoring bit lines, the same sensor can be used in any other memory cell structure, namely SRAM or DRAM memories.

A presente invenção é seguidamente descrita em pormenor, sem carácter limitativo e a título exemplificativo, por meio de uma forma de realização exemplificativa, representada nos desenhos anexos, nos quais:The present invention is hereinafter described in detail, without limitation and by way of example, by way of an exemplary embodiment, shown in the accompanying drawings, in which:

fig.l é uma representação em diagrama de blocos dos elementos constituintes da invenção e a arquitetura genérica do sensor (PAS).Fig. 1 is a block diagram representation of the constituent elements of the invention and the generic sensor architecture (PAS).

~ fíg.2 e uma representação da ligação do sensor â memória e âs células de memória que ira monitorizar.Figure 2 is a representation of the connection of the sensor to the memory and memory cells to be monitored.

-- fig. 3 são representações dos princípios de operação da invenção e o comportamento espex“ado dos principais sinais da concretização da invenção apresentada.- fig. 3 are representations of the operating principles of the invention and the detailed behavior of the main signals of the embodiment of the present invention.

- fig.4 é a representação da arquitetura para o bloco do detetor de transição (DT), que é um dos blocos constituintes da invenção.Fig. 4 is the architecture representation for the transition detector block (DT), which is one of the constituent blocks of the invention.

- fig. 5 é a representação da arquitetura para, o bloco detetor de impulso (Dl), que é outro dos blocos constituintes da invenção.- fig. 5 is the architecture representation for the pulse detector block (D1), which is another of the constituent blocks of the invention.

doof

- a legenda das figuras:- the caption of the figures:

(1) A invenção {sensor PAS);(1) The invention (PAS sensor);

(2) Entrada de dados ligada, à linha de bit da memória (BL) ;(2) Data input connected to memory bit line (BL);

(3) Entrada de relógio (Clk);(3) Clock input (Clk);

(4) Entrada de reinicíalizaçâo ou desativação da sinalização í Esfc) ;(4) Reset restart or deactivate input (Esfc);

(5) Bloco de detetor de transição (DT);(5) Transition detector block (DT);

(8) Bloco de detetor de impulsos (DT) ;(8) Pulse detector block (DT);

(7) Saída do sensor para sinalização de erro iminente (£0);(7) Sensor output for impending error signaling (£ 0);

(8) Sinal de impulso (P) gerado pelo detetor de impulsos;(8) Pulse signal (P) generated by the pulse detector;

(3) Célula de memória (SRAM ou DRAM);(3) memory cell (SRAM or DRAM);

(10) Linha de bit (BL) da. memória ?(10) Bit line (BL) of. memory?

(11.) Entrada de relógio do sensor, ou sinal de relógio da memória (Clk);(11.) Sensor clock input, or memory clock signal (Clk);

(12) Entrada de reinícialização ou desativação da s i na1i zação (Rsfc);(12) Reset restart or disable input (Rsfc);

(13) Sensor de Performance e de Envelhecimento (PAS), ou a invenção;(13) Performance and Aging Sensor (PAS), or the invention;

(14) (14) Saída Output do sensor para sinalização de sensor for signaling of erro error iminente (50); imminent (50); (15! (15! Sinal Signal de relógio (Clk) } (Clk)} (16) (16) Sinal Signal da linha de foít (SL) ; the foit line (SL); (17) (17) Sinal Signal de impulso (P) ; impulse (P); (18) (18) Sinal Signal de impulso atrasado (dP) ; delayed impulse (dP); (19) (19) Sinal Signal de saída do sensor (50); sensor output (50); (20) (20) Bloco Block de detetor de transição (DT); transition detector (DT); (21) (21) Porta Door lógica XOR; XOR logic; (22) (22) Inversor que apresenta o transístor Inverter featuring transistor NMOS NMOS mais more condutivo conductive que o that the transistor PMOS? PMOS transistor? (23) (23) Inversor que apresenta o transístor Inverter featuring transistor PMOS PMOS mais more condutivo conductive qu e o what the t r ans í s t or 141403 ; r ans ans s 141403; (24) (24) Bloco Block do detetor de impulsos (Dl); the pulse detector (D1); (25! (25! Bloco Block do elemento de atraso (DE); of the delay element (DE); (26) (26) Sinal Signal de impulso atrasado (dP); delayed impulse (dP); (27) (27) Sinal Signal de impul so ( P) ; impulse pulse (P); (28) (28) Sinal Signal de relógio (Clk); clock (Clk); (29) (29) Sinal Signal de entrada de reinícialização restart input do s from s :ensor : ensor ' (Rst.) ? '(Rst.)? (30) (30) Sinal Signal de saída do sensor (SO); sensor output (SO);

4- Descrição da concretização preferida4- Description of Preferred Embodiment

Um importante módulo existente nas memórias é o Sense Amplifíer, cu amplificador para perceber qual o nível lógico, que é responsável por identificar pequenas diferenças de tensão nas linhas de bit e por reestabelecer os níveis lógicos digitais corretos, permitindo assim a leitura correta dos valores armazenados na memória. Quando ocorre o processo de envelhecimento da memória (célula de memória e restantes circuitos da memória), as propriedades físicas e, consequentemente, a capacidade de condução de alguns transístores ê afetada, afetando o tempo de resposta do Sense Ainplifier. 0 resultado é um aumento do tempo de comutação dos transístores, que resulta e transições mais lentas ou em degradações dos níveis lógicos dos nós. Assim, ao monitorizar o tempo de resposta de uma célula e medindo os tempos de comutação dos sinais nas linhas de bit, podemos medir o desempenho da célula de memória e, consequentemente, monitorizar o envelhecimento. Deste modo, o sensor proposto, por estar ligado às linhas de bit (como se vê na Figura 2) tenta, detetar quando ocorre uma transição lenta numa operação de leitura/escrita, seja qual for a sua causa (exemplo, variações PVTA), permitindo monitorizar e detetar degradações provocadas pelo envelhecimento. É importante notar que, durante as operações de retenção dos valores na memória, o processo de monitorização sofre uma pausa, o que quer dizer que para ativar o sensor durante esse período, pelo menos uma leitura a uma célula deve ser realizada.An important memory module is the Sense Amplifíer, the amplifier to understand which logic level is responsible for identifying small voltage differences in the bit lines and reestablishing the correct digital logic levels, thus allowing the correct reading of stored values. in the memory. When the memory aging process (memory cell and other memory circuits) occurs, the physical properties and, consequently, the driving ability of some transistors are affected, affecting the response time of the Sense Ainplifier. The result is an increase in transistor switching time, which results in slower transitions or degradation of logical node levels. Thus, by monitoring the response time of a cell and measuring the switching times of signals on bit lines, we can measure memory cell performance and therefore monitor aging. Thus, the proposed sensor, being connected to the bit lines (as shown in Figure 2) attempts to detect when a slow transition occurs in a read / write operation, whatever its cause (eg PVTA variations), allowing for monitoring and detecting degradation caused by aging. It is important to note that during memory retention operations, the monitoring process is paused, which means that to activate the sensor during this period, at least one reading to a cell must be performed.

Na Figura 1 é apresentado o diagrama de blocos do sensor de performance e de envelhecimento proposto. 0 sensor (bloco PAS) é composto por um detetor de transições (bloco DT), que será descrito mais adiante em mais detalhes, e que gera impulsos (sinal P) na presença de uma transição de nível na linha de bit da célula de memória (sinal BL) . É ainda composto por um detetor de impulsos (bloco Dl) que indica ss o impulso gerado (que por sua vez tem uma duração proporcional ao tempo de transição do sinal BL) excede um valor padrão para a largura do impulso, indicando que ocorreu uma transição lenta e, consequentemente, que ocorreu um desempenho crítico da memória que pode conduzir a uma falha. Neste caso, uma saída a sinalizar o erro serâ gerada na saída SO.Figure 1 shows the block diagram of the proposed performance and aging sensor. The sensor (PAS block) is composed of a transition detector (DT block), which will be described later in more detail, and which generates pulses (P signal) in the presence of a level transition in the memory cell bit line. (BL signal). It is further composed of a pulse detector (block D1) which indicates if the generated pulse (which in turn has a duration proportional to the BL signal transition time) exceeds a default value for the pulse width, indicating that a transition has occurred. consequently, critical memory performance has occurred which can lead to a failure. In this case, an output signaling the error will be generated at the SO output.

A implementação do bloco detetor de transição (DT) é apresentada na Figura 4 e consiste em 2 caminhos de 4 inversores cada, 2 inversores com transístores NMOS mais condutivos e outros 2 inversores com transístores PMOS mais condutivos (como apresentado na Figura 4), em que cada caminho apresenta uma propagação rápida para cada uma das transições de nível ocorrida na sua. entrada, convergindo os 2 caminhos para as 2 entradas de uma porta lógica XOR realizada com lógica de transístor de passagem (e usando portas de transmissão). Esta configuração com S inversores com diferentes tensões de comutação permite detetar transições lentas e transições rápidas na entrada de dados proveniente da linha de bit, permitindo assim gerar impulsos com duração de impulso similar guando ambas as transições de nível (de nível baixo para nível alto e de nível alto para nível baixo) ocorrem na entrada. Para além disso, a porta XOP usada não é implementada com lógica clássica CMOS completamente complementar, mas é implementada com lógica de transístor de passagem, o que inclui um inversor na. sua saída, e assegura um bom desempenho sem haver degradação do nível lógico quando um '0' ou um '1' é. passado para a saídaThe implementation of the transition detector block (DT) is shown in Figure 4 and consists of 2 paths of 4 inverters each, 2 inverters with more conductive NMOS transistors and 2 other inverters with more conductive PMOS transistors (as shown in Figure 4). that each path has a rapid propagation for each of the level transitions that occur in its path. input, converging the 2 paths to the 2 inputs of an XOR logic port performed with pass-through transistor logic (and using transmission ports). This configuration with S inverters with different switching voltages allows to detect slow transitions and fast transitions in bit line data input, thus allowing to generate pulses of similar pulse duration by guiding both level transitions (from low to high level and high level to low level) occur at the input. In addition, the XOP port used is not implemented with completely complementary classic CMOS logic, but is implemented with pass transistor logic, which includes an inverter on. output, and ensures good performance without logical level degradation when a '0' or a '1' is. passed to the exit

Genericamente, uma boa solução para o detetor- de impulsos {apresentada na Figura 5) é a utilização de uma porta NOR para detetar quando 2 sinais estão simultaneamente ao nível baixo. Neste caso, a porta NOR irã detetar quando os impulsos gerados pelo detetor de transições, depois de atrasados por um elemento atraso (DE) e de invertidos por um inversor, coincidem com o estado ao nível baixo do sinal de. relógio. Esta ideia base parte do pressuposto de que todos os sinais de controlo de uma memória e, portanto, os sinais que desencadeiam as operações de leitura e escrita da memória, são gerados síncronos com o relógio, e neste caso no flanco ascendente do relógio. Assim, ê durante o nível alto do relógio que deverão ocorrer as transições na linha de bit e, consequentemente, a geração dos impulsos pelo detetor de transições. Se o impulso gerado, que por sua vez ainda, vai .ser atrasado pelo elemento de atraso (DE) , atingir o estado do relógio ao nível baixo, é considerado que a transição foi lenta e que entramos numa operação crítica da memória. Note que, com os ajustes necessários no sensor, e possível alterar a sensibilidade e forma de funcionamento.Generally, a good solution for the pulse detector ( shown in Figure 5) is to use a NOR port to detect when 2 signals are simultaneously at low level. In this case, the NOR gate will detect when the pulses generated by the transition detector, delayed by a delay element (DE) and inverted by an inverter, coincide with the low signal state. watch. This basic idea is based on the assumption that all control signals in a memory, and hence the signals that trigger the read and write operations of the memory, are generated synchronously with the clock, and in this case on the rising edge of the clock. Thus, it is during the high level of the clock that the transitions in the bit line should occur and hence the generation of the pulses by the transitions detector. If the generated pulse which is still delayed by the delay element (DE) reaches the clock state at low level, the transition is considered to have been slow and we have entered a critical memory operation. Note that, with the necessary adjustments on the sensor, it is possible to change the sensitivity and the way of operation.

É importante também realçar que alguns conceitos de base aqui foram reutilizados reutilizar do Scout Flip-£'lop, previamente apresentado em. Í8] [9] , que deteta todas as transições na entrada de dados que chegam ao detetor de estabilidade durante o nível ativo do sinal de relógio. Os atrasos introduzidos pelos circuitos do sensor devem permitir a definição de quando o sensor é ativado ou não, o que pode ser ajustado caso a caso, consoante a necessidade, bastando mudai' os atrasos introduzidos no sensor. Para além disso, esta, solução baseada nos atrasos garante a robustez do sensor e melhora a sensibilidade do detetor de impulsos na presença de variações PVTA, porque os atrasos dos circuitos digitais são também sensíveis às variações PVA, e porque uma operação confíável de um circuito digital está díretamente relacionada com a frequência do relógio usada (no fundo, o coração de todo o sistema) , isto è, se a frequência do relógio é reduzida (aumentada), o desempenho é relaxado (aumentado) e a probabilidade de erro é aliviada (aumentada).It is also important to note that some basic concepts here have been reused from Scout Flip-lop, previously presented in. Í8] [9], which detects all data entry transitions that reach the stability detector during the active clock signal level. The delays introduced by the sensor circuits should allow the definition of when the sensor is activated or not, which can be adjusted on a case by case basis by simply changing the delays introduced in the sensor. In addition, this delay-based solution ensures the robustness of the sensor and improves the sensitivity of the pulse detector in the presence of PVTA variations, because digital circuit delays are also sensitive to PVA variations, and because reliable circuit operation. is directly related to the clock frequency used (in the background, the heart of the whole system), that is, if the clock frequency is reduced (increased), performance is relaxed (increased) and the probability of error is alleviated. (increased).

detetor de impulsos é apresentado na Figura 5, e é constituído por um elemento de atraso (DE), ura inversor uma porta NOS com lógica de retenção do sinal ao nível alto (para evitar a utilização de um Latch adicional para reter o sinal ao nível alto). O elemento de atraso (DE) é, basicamente, um buffer, para proporcionar um atraso de tempo ao sinal de entrada (o impulse F) , e a sua arquitetura já foi apresentada em [6][9][10], De acordo com o tempo de atraso necessário e a frequência do sinal de relógio, um ou mais elementos podem ser utilizados pelas 3 soluções apresentadas em [9].The pulse detector is shown in Figure 5, and consists of a delay element (DE), an inverter and an NOS port with high level signal retention logic (to avoid using an additional Latch to hold the signal level). high). The delay element (DE) is basically a buffer to provide a time delay to the input signal (the impulse F), and its architecture has already been presented in [6] [9] [10]. With the required delay time and clock signal frequency, one or more elements can be used by the 3 solutions presented in [9].

Mais uma vez é necessário realçar que a ideia base neste Dl é a utilização do relógio do circuito de memória como uma referência fixa para detetar atrasos anormais nos impulsos gerados pelo detetor de transições. Mas memórias, assim como nos circuitos digitais comuns, todos os sinais de controlo e todas as instruções são gerados sincronamente com o relógio principal. Assim, considerando que os impulsos gerados pelo detetor de transições são gerados no flanco ascendente do relógio e durante o seu nível alto, se a duração do impulso e o atraso da propagação introduzido pelo elemento de atraso (DE) fazem com que o impulso atrasado cheque à porta NOR durante o nível baixo do relógio, então um sinal de erro será gerado. Assim, pelo projeto temos 2 parâmetros para controlar os atrasos no sensor e a decisão de error/nâoerro: (1) A largura do impulso gerado no detetor de transição; e (2) o tempo de atraso introduzido na propagação do sinal pelo elemento de atraso do detetor de impulso.Again, it should be noted that the basic idea in this D1 is to use the memory circuit clock as a fixed reference to detect abnormal delays in the pulses generated by the transition detector. But memories, as with ordinary digital circuits, all control signals and instructions are generated synchronously with the master clock. Thus, considering that the pulses generated by the transition detector are generated on the rising edge of the watch and during its high level, if the pulse duration and the propagation delay introduced by the delay element (DE) causes the delayed pulse to check. NOR port during low clock level, then an error signal will be generated. Thus, by design we have 2 parameters to control the sensor delays and the error / non-error decision: (1) The pulse width generated in the transition detector; and (2) the delay time introduced in signal propagation by the pulse detector delay element.

A Figura 3 resume a operação do sensor e do detetor de impulsos. Mote que as áreas a cinzento representam a operação do sensor para a condição de uma transição .lenta a ocorrer na entrada (na linha de toifc.) , ou até de um sinal lógico degradado na linha de bífc), indicando uma redução de desempenho. Nestes casos, os impulsos gerados pelo detetor de transição são maiores, o atraso introduzido pelo elemento de atraso no detetor de impulsos também é maior, o que resulta num sinal de erro na saída do sensor ÍSO) (quando o impulso atrasado chega â porta NCR durante o nível baixo do sinal de relógio.Figure 3 summarizes the sensor and pulse detector operation. Note that the gray areas represent sensor operation for the condition of a slow transition to occur at the input (on the toif line), or even a degraded logic signal on the bifc line), indicating a reduction in performance. In these cases, the pulses generated by the transition detector are larger, the delay introduced by the delay element in the pulse detector is also greater, which results in an error signal at the output of the ISO sensor) (when the delayed pulse arrives at the NCR port. during the low level of the clock signal.

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Claims (10)

REIVINDICAÇÕES 1 - Sensor de performance e de envelhecimento para memórias SRAM e DRAM, para detetar a eminência de erros de desempenho nas operações de leitura e escrita nas memórias SRAM e DRAM, caracterizado por possuir uma entrada de dados, uma entrada de relógio, uma entrada de reinicializaçao do sensor, um bloco detetor de transições, um bloco detetor de impulsos e uma. saída que apresenta o resultado da análise do sensor,1 - Performance and aging sensor for SRAM and DRAM memories, to detect the imminence of performance errors in read and write operations in SRAM and DRAM memories, characterized by having a data input, a clock input, a memory input. sensor reset, one transition detector block, one pulse detector block and one. output that shows the result of the sensor analysis, 2 - Sensor de performance e de envelhecimento para memórias SRAM e DRAM, de acordo com a reivindicação η’ 1, caracterizado por possuir um detetor de transições constituído por uma entrada de dados proveniente de uma linha de bit de uma memória, ligada a dois caminhos formados por inversores desequilibrados, de forma a que um caminho permita que uma das duas transições de nível seja mais rápida e que o oposto ocorra no outro caminho, e em que os dois caminhos são ligados a uma porta ou--exclusivo de duas entradas, realizada com lógica de transístores de passagem e cuja saída está, ligada à. saída de dados do detetor de transições,Performance and aging sensor for SRAM and DRAM memories according to Claim 1, characterized in that it has a transition detector consisting of a data input from a bit line of a memory, connected to two paths. formed by unbalanced inverters, so that one path allows one of the two level transitions to be faster and the opposite to occur on the other path, and where the two paths are connected to a port or - exclusive of two inputs, performed with transistor logic and whose output is connected to. Transition detector data output, 3 - Sensor de performance e de envelhecimento para memórias SRAM e DRAM, de acordo com a reivindicação n<: 1, caracterizado por possuir um detetor de transições que produz na sua saída de dados um impulso com duração diretamente proporcional ao tempo de transição de uma comutação ocorrida rio sinal de entrada de dados,3 - sensor performance and aging for memories SRAM and DRAM, according to <n claim 1, characterized by a detector transitions which produces at its data output a pulse with directly proportional in duration to the transition time of a switching occurred on the data input signal, 4 - Sensor de performance e de envelhecimento para memórias SRAM e DRAM, de acordo com a reivindicação η 1, caracterizado por possuir um detetor de transições que produz na sua saída de dados um impulso com duração diretamente proporcional ao envelhecimento do sensor e â temperatura de operação, e inversamente proporcional à tensão de alimentação, VDD, e ao desempenho e rapidez do sensor.Performance and aging sensor for SRAM and DRAM memories according to claim 1, characterized in that it has a transition detector which produces in its data output a pulse duration directly proportional to the sensor aging and the temperature of the sensor. inversely proportional to the supply voltage, VDD, and sensor performance and speed. 5 - Sensor de performance e de envelhecimento para memórias SRAM e DRAM, de acordo com a reivindicação η'· 1, caracterizado por possuir um detetor de impulsos constituído por uma entrada de dados proveniente da saída do detetor de transições, uma entrada de relógio, uma entrada de reinicialização do sensor, um bloco de atraso ligado à entrada de dados, um inversor ligado ao bloco de atraso, e uma porta lógica OU de duas entradas, com capacidade de retenção do valor lógico alto.Performance and aging sensor for SRAM and DRAM memories according to claim 1, characterized in that it has a pulse detector consisting of a data input from the transition detector output, a clock input, a sensor reset input, a delay block connected to the data input, an inverter connected to the delay block, and a two-input OR logic gate with high logic value holding capability. 6 - Sensor de performance e de envelhecimento para memórias SRAM e DRAM, de acordo com a reivindicação η* 1, caracterizado por possuir um detetor de impulsos que, caso seja ativada a sua saída, mantém-na no nível alto até que seja ativada a entrada de reinicialização do sensor,Performance and aging sensor for SRAM and DRAM memories according to claim η * 1, characterized in that it has a pulse detector which, if activated, keeps it at a high level until it is activated. sensor reset input, 7 · Processo de funcionamento do Sensor de performance e de envelhecimento para memórias SRAM e DRAM, descrito nas reivindicações de 1 a 6, caracterizado por medir a duração de uma transição de nível na entrada de dados e sinalizai' a eminência de erros de desempenho da memória sempre que o tempo dessa transição ultrapasse uma medida padrão.Performance and aging sensor operating process for SRAM and DRAM memories, as described in claims 1 to 6, characterized in that it measures the duration of a level transition at the data input and signals the imminence of performance errors in the memory. memory whenever the time of this transition exceeds a standard measurement. 8 - Processo de funcionamento do Sensor de performance e de envelhecimento para memórias SRAM e DRAM, de acordo com a reivindicação n” 7, caracterizado por utilizar a duração do flanco ativo do sinal de relógio como medida padrão para a identificação da eminência de erros de desempenho nas operações de leitura ou escrita em memórias.Performance and aging sensor operating process for SRAM and DRAM memories according to claim 7, characterized in that the active flank duration of the clock signal is used as a standard measure for the identification of the eminence of clock errors. performance in read or write operations in memories. 9 - Processo de funcionamento do Sensor de performance e de envelhecimento para memórias SRAM e DRAM, de acordo com a reivindicação n° 7, caracterizado por sinalizar na sua saída de dados todos os impulsos gerados pelo detetor de transições, que depois de atrasados pelo elemento de atraso do detetor de impulsos, coincidam com o estado desativo do relógio,Process of operation of the performance and aging sensor for SRAM and DRAM memories according to claim 7, characterized in that it signals in its data output all the pulses generated by the transition detector, which after being delayed by the element detector delay values coincide with the watch's deactivated state, 10 - Processo de funcionamento do Sensor de performance e de envelhecimento para memórias SRAM e DRAM, de acordo com a reivindicação n° 7, caracterizado por aumentar a sua sensibilidade, ou sinalizar mais facilmente a eminência, de erros, se a temperatura de operação aumentar, o envelhecimento aumentar, ou a tensão de alimentação diminuir.Performance and aging sensor operating process for SRAM and DRAM memories according to claim 7, characterized in that it increases its sensitivity, or more easily signals the imminence of errors, if the operating temperature increases. , aging increases, or the supply voltage decreases.
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