Przedmiotem wynalazku jest odbiornik binarnego difazowego róznicowego sygnalu danych w krotnicy PCM, sluzacy do odbioru sygnalów cyfrowych.Znane uklady umozliwialy odbiór binarnego difazowego róznicowego sygnalu danych. Od¬ biornik binarnego difazowego róznicowego sygnalu danych skladal sie z wejsciowego filtru, u- kladu dekodujacego zbocza impulsów, inercyjnego selektora impulsów, ukladu rezonansowego oraz elementów pamieci. Poprawnosc pracy zalezala w duzym stopniu od dokladnego dobrania parametrów ukladu rezonansowego oraz stalych czasowych inercyjnego selektora impulsów. Rozwiazanie to nie zapewnialo stabilnej pracy dla niektórych stalych kombinacji kodowych binarnego difazowego róznicowego sygnalu danych. Zwiazane to bylo z przyjeta zasada odtwarzania sygnalu zegarowego.Uklad ten nie zabezpieczal przed fluktuacjami fazy binarnego difazowego róznicowego sygnalu danych.Istote wynalazku stanowi odbiornik binarnego difazowego róznicowego sygnalu danych, slu¬ zacy do odbioru binarnego difazowego róznicowego sygnalu danych i zapewniajacy synchronizacje bitowa oraz oktetowa. Sygnaly w punkcie styku odbiornika binarnego difazowego róznicowego syg¬ nalu danych z krotnica PCM sa przystosowane do transmisji w systemie PCM przez wykorzystanie czasowych szczelin kanalowych. Cel ten osiaga sie przez szeregowe polaczenie ukladu wejsciowe¬ go, ukladu dekodowania zboczy impulsów, rejestru szeregowo-równoleglego, rejestru równoleglo- równoleglego, wyjsciowego rejestru równoleglo-szeregowego z czescia nadawcza krotnicy PCM.Uklad rezonansowy polaczony Jest z ukladem wyboru fazy zegara, który steruje rejestr szerego¬ wo-równolegly oraz dekoder zaburzen fazy zegara. Dekoder zaburzen fazy zegara polaczony Jest z rejestrem równoleglo-równoleglym, z ukladem sterowania rejestru wyjsciowego oraz z ukladem wyboru fazy zegara. Uklad sterowania rejestru wyjsciowego polaczony jest z wyjsciowym rejes¬ trem równoleglo-szeregowym oraz z czescia nadawcza krotnicy PCM. Odbiornik dziala poprawnie niezaleznie od wzajemnego polozenia faz binarnego difazowego róznicowego sygnalu danych oraz2 139 081 sygnalów sterujacych krotnicy PCM i jest odporny na fluktuacje fazy. Dziala prawidlowo nieza¬ leznie od stalych kombinacji kodowych binarnego difazowego róznicowego sygnalu danych* Uklad wedlug wynalazku umozliwia wspólprace odbiornika binarnego difazowego róznicowego sygnalu danych z krotnica PCM. Rozszerza mozliwosci wspólpracy systemu PCM z sieciami cyfro¬ wymi o róznych przeplywnosciach binarnych. Umozliwia wspólprace z krotnica PCM w zintegrowa¬ nej sieci cyfrowej, synchronizowanej zegarem centralnym 2048 kHz lub 64 kHz. Moze pracowac autonomicznie niezaleznie od systemu PCM. wynalazek zostanie blizej objasniony na przykladzie wykonania przedstawionego na rysun¬ ku, przedstawiajacego schemat blokowy odbiornika binarnego difazowego róznicowego sygnalu da¬ nych, wspólpracujacego z czescia nadawcza krotnicy PCM. Odbiornik binarnego difazowego rózni¬ cowego sygnalu danych sklada sie z ukladu wejsciowego 1, ukladu dekodujacego zbocza impulsów 2, rejestru szeregowo-równoleglego 3, rejestru równoleglo-równoleglego 4f wyjsciowego rejestru równoleglo-szeregowego 5, ukladu rezonansowego 7, dekodera zaburzen fazy zegara 8f ukladu ste¬ rowania rejestru wyjsciowego 9 i ukladu wyboru fazy zegara 10. Uklad wejsciowy 1 zapewnia od¬ powiednia impedancje od strony linii transmisyjnej oraz dekoduje impulsy binarnego difazowego róznicowego sygnalu danych DN.Uklad wejsciowy 1 polaczony jest z ukladem dekodujacym zbocza impulsów 2 oraz z ukladem rezonansowym 7, który generuje impulsy zegarowe sterujace uklad wyboru fazy zegara 10. Uklad wyboru fazy zegara 10 steruje rejestr szeregowo-równolegly 3 oraz dekoder zaburzen fazy zega¬ ra 8, zbudowany z elementu pamieci oraz ukladów inercyjnych. Dekoder zaburzen fazy zegara 8 zapewnia synchronizacje oktetowa sterujac rejestr równoleglo-równolegly 4 oraz uklad wyboru fazy zegara 10. Rejestr szeregowo-równolegly 3 polaczony jest poprzez rejestr równoleglo-rów- nolegly 4 i wyjsciowy rejestr równoleglo-szeregowy 5 z czescia nadawcza krotnicy PCM 6. Uklad sterowania rejestru wyjsciowego 9 zapewnia prawidlowa prace odbiornika binarnego difazowego róznicowego sygnalu danych w przypadku fluktuacji fazy lub niekorzystnego polozenia faz binar¬ nego difazowego róznicowego sygnalu danych DN oraz sygnalów sterujacych SS.Zastrzezenie patentowe Odbiornik binarnego difazowego róznicowego sygnalu danych w krotnicy PCM, znamien¬ ny tym, ze uklad wejsciowy (1) polaczony jest poprzez uklad dekodujacy zbocza impulsów (2)f rejestr szeregowo-równolegly (3), rejestr równoleglo-równolegly (4), wyjsciowy rejestr równoleglo-szeregowy (5) z czescia nadawcza krotnicy PCM (6)f a uklad dekodujacy zbocza impul¬ sów (2) polaczony jest poprzez dekoder zaburzen fazy zegara (8) i uklad sterowania rejestru wyjsciowego (9) z wyjsciowym rejestrem równoleglo-szeregowym (5)* przy czym wyjscie dekodera zaburzen fazy zegara (8) polaczone jest poprzez uklad wyboru fazy zegara (10) z wejsciem deko¬ dera zaburzen fazy zegara (8), którego wyjscie polaczone jest z rejestrem równoleglo-równole¬ glym (4), a uklad wejsciowy (1) polaczony jest poprzez uklad rezonansowy (7) i uklad wyboru fazy zegara (10) z rejestrem szeregowo-równoleglym (3), przy czym wyjscia sygnalów sterujacych (SS) polaczone sa z ukladem rejestru wyjsciowego (9).139 081 ^o\ T c/) _, l .j un o m oo CN PLThe subject of the invention is a receiver of a binary differential data signal on a PCM multiplexer, used to receive digital signals. Known circuits allowed the reception of a binary differential data signal. The receiver of the binary diphase differential data signal consisted of an input filter, a pulse edge decoding system, an inertial pulse selector, a resonant circuit, and memory elements. The correctness of the work depended to a large extent on the careful selection of the parameters of the resonant system and the time constants of the inertial pulse selector. This solution did not provide stable operation for some fixed code combinations of binary binary differential data signal. It was related to the adopted principle of clock signal reproduction. This circuit did not protect against phase fluctuations of the binary dif- phasic differential data signal. The present invention is a binary dif- ferential data signal receiver, used to receive the binary dif- ferential data signal and providing bit and octet synchronization. The signals at the receiver interface of the binary differential data signal with a multiplex PCM are adapted to be transmitted in a PCM system by using time channel slots. This goal is achieved by serial connection of the input circuit, the pulse edge decoder, the serial-parallel register, the parallel-parallel register, the output parallel-serial register with the transmitting part of the PCM multiplexer. The resonant circuit is connected with the clock phase selection circuit which controls the a serial-parallel register and a clock phase disturbance decoder. The clock phase disturbance decoder is connected to the parallel-parallel register, to the output register control and to the clock phase selection circuit. The control system of the output register is connected to the output parallel-serial register and to the transmitting part of the PCM multiplexer. The receiver works properly irrespective of the mutual position of the phases of the binary differential data signal and the control signals of the PCM multiplexer and is immune to phase fluctuations. It operates properly irrespective of the fixed code combinations of the binary differential data signal. The system according to the invention allows the cooperation of the binary differential data signal receiver with a multiplex PCM. It extends the possibilities of cooperation of the PCM system with digital networks of various binary flows. It enables cooperation with a PCM multiplexer in an integrated digital network, synchronized with a central clock of 2048 kHz or 64 kHz. It can work autonomously independently of the PCM system. The invention will be explained in more detail on the example of the embodiment shown in the drawing, showing a block diagram of a binary differential data signal receiver cooperating with the transmitting part of the PCM multiplexer. The binary differential data signal receiver consists of input 1, pulse edge decoder 2, serial-parallel register 3, parallel-parallel register 4f of parallel-serial output register 5, resonant 7, clock phase jitter 8f The input circuit 1 provides the appropriate impedance from the transmission line side and decodes the pulses of the binary differential data signal DN. Input circuit 1 is connected with the pulse edge decoder 2 and the resonant circuit 7 which generates clock pulses to drive the clock phase selection circuit 10. The clock phase selection circuit 10 controls the serial-parallel register 3 and the clock phase disturbance decoder 8 consisting of a memory element and inertial circuits. The clock phase disturbance decoder 8 provides octet synchronization controlling the parallel-parallel register 4 and the clock phase selection circuit 10. The serial-parallel register 3 is connected via the parallel-parallel register 4 and the parallel-serial output register 5 to the transmitting part of the PCM multiplexer 6. The control system of the output register 9 ensures the correct operation of the binary diphase differential data signal receiver in the event of phase fluctuations or unfavorable phase positions of the binary diphase differential data signal DN and control signals SS. the fact that the input circuit (1) is connected via the pulse edge decoding circuit (2) f a serial-parallel register (3), a parallel-parallel register (4), an output parallel-serial register (5) with the transmitting part of the PCM multiplexer (6 ) the pulse edge decoder (2) is connected via a disturbance decoder the clock phase (8) and the control circuit of the output register (9) with the output parallel-serial register (5) *, the output of the clock phase disturbance decoder (8) is connected by the clock phase selection circuit (10) to the input of the phase disturbance decoder clock (8), the output of which is connected to the parallel-parallel register (4), and the input circuit (1) is connected through the resonant circuit (7) and the clock phase selection circuit (10) with the series-parallel register (3) , where the outputs of the control signals (SS) are connected to the circuit of the output register (9) .139 081 ^ o \ T c /) _, l. j un om oo CN PL