NL8802973A - Geintegreerde geheugenschakeling. - Google Patents

Description

N.V. Philips' Gloeilampenfabrieken te Eindhoven Geïntegreerde geheugenschakeling.

De uitvinding heeft betrekking op een geïntegreerde geheugenschakeling met een matrix van geheugencellen en hiermee gekoppelde leesversterkers, waarvan uitgangen onderling met elkaar zijn verbonden.

Een schakeling van de in de aanhef genoemde soort is bekend uit IEEE Transactions on Electron Devices, vol. ED-31, no. 9, september 1984: Masayuki et. al., "Design of GaAs 1k Bit Static Ram", in het bijzonder uit figuur 1. De schakelsnelheid van de in het circuit gebruikte leesversterkers (sense amplifiers) is afhankelijk van de parasitaire capacitieve belasting die de gemeenschappelijke leeslijnen (read bus) vormen. Deze capacitieve belasting is in het algemeen evenredig met de lengte van deze lijnen en is daarom afhankelijk van het aantal te koppelen geheugenkolommen. Bij een geheugenontwerp waarbij het aantal parallel gerangschikte geheugenkolommen bijvoorbeeld door een klant gespecificeerd mag worden (zoals bijvoorbeeld bij applicatiespecifieke IC's), zal óf de toegangstijd voor het uitlezen van een geheugencel (access time) afhankelijk zijn van het aantal kolommen, óf dienen de dimensioneringen van de transistoren in de leesversterkers in verband met de bovengenoemde capacitieve belasting bij verandering van het gewenste aantal parallelle geheugenkolommen te worden aangepast, waardoor een nieuw ontwerp van een deel van de geheugenschakeling is vereist. Het telkens opnieuw moeten dimensioneren van transistoren vergt extra ontwerptijd en werkt derhalve kostenverhogend.

Het is ondermeer een doel van de uitvinding om in een geïntegreerde geheugenschakeling te voorzien, waarin bij een vrij te kiezen aantal op gemeenschappelijke leeslijnen (read bus) aan te sluiten geheugenkolommen en bij handhaving van de dimensionering van de transistoren in een leesversterker de toegangstijd altijd nagenoeg hetzelfde is.

Daartoe heeft een geïntegreerde geheugenschakeling volgens de uitvinding het kenmerk, dat in- en uitschakelbare koppelingsmiddelen aanwezig zijn voor het koppelen van een enkele geheugenkolom aan de ingang van iedere leesversterker, en dat er in activeringsaiddelen is voorzien voor het gelijktijdig activeren van iedere leesversterker.

Een geïntegreerde geheugenschakeling volgens de uitvinding heeft daarbij het voordeel dat de toegangstijd voor het uitlezen van een geheugencel (access time) bij een willekeurig aantal geheugenkoloaaen toch gelijk blijft en de diaensionering van de transistoren in de leesversterkers slechts eenmaal hoeft te geschieden, wat een tijds- en kostenbesparing op zal leveren. De toegangstijd blijft gelijk, omdat bij het vergroten van het aantal op gemeenschappelijke leeslijnen aan te sluiten geheugenkolommen weliswaar de capacitieve belasting van de leeslijnen toeneemt, maar ook het aantal van de op de leeslijnen aangesloten parallel funktionerende leesversterkers. Tengevolge van de leesversterker(s) in de additionele geheugenkoloa(men) blijft de verhouding van totale versterking en capacitieve belasting nagenoeg constant.

De ingangen van de leesversterkers zijn via gemeenschappelijke ingangslijnen met elkaar verbonden, waardoor bij het uitlezen van informatie uit een geheugencel in een bepaalde kolom simultaan de overige leesversterkers met dezelfde informatie worden aangestuurd. De gemeenschappelijke ingangslijnen vormen eveneens een capacitieve belasting voor de uit te lezen geheugencel, waarbij deze parasitaire capaciteit evenredig is met het aantal geheugenkolommen. In praktische gevallen zal echter de parasitaire bitlijncapaciteit vele malen groter zijn dan de parasitaire capaciteit van de genoemde verbinding, omdat het aantal rijen in een geheugenkolom meestal groter is dan het aantal parallel geschakelde geheugenkolommen (bijvoorbeeld 64 rijen en 4 kolommen). Hierdoor is de totale parasitaire capacitieve belasting van een geselecteerde geheugencel nagenoeg konstant en nagenoeg gelijk aan de parasitaire bitlijncapaciteit.

Een voorkeurs-uitvoeringsvorm van een geïntegreerde geheugenschakeling volgens de uitvinding heeft het kenmerk, dat van iedere leesversterker diens ingang met diens uitgang is verbonden. Dit biedt het voordeel dat de verbinding tussen de leesversterkeringangen reeds wordt gevormd door de aanwezige leeslijnen. Hierdoor wordt de benodigde chip-oppervlakte voor de geheugenschakeling kleiner en de chip-lay-out eenvoudiger. Bovendien wordt de geheugeninformatie sneller overgenomen vanwege de invloed van de leesversterkers op het informatiesignaal.

Een andere uitvoeringsvorm van een geïntegreerde geheugenschakeling volgens de uitvinding heeft het kenmerk, dat per geheugenkolom in een leesversterker is voorzien. Dit biedt het voordeel dat de geheugenschakeling volgens de uitvinding per enkele kolom uitbreidbaar is.

De uitvinding zal nu aan de hand van in de tekening weergegeven uitvoeringsvoorbeelden worden toegelicht, in welke tekening: figuur 1 een geheugenschakeling volgens de uitvinding toont, figuur 2 een voorkeurs-uitvoeringsvorm van een geheugenschakeling volgens de uitvinding laat zien, en figuur 3 in detail een voorkeurs-uitvoeringsvorm van een gedeelte van de geheugenschakeling uit figuur 2 laat zien.

In figuur 1 is een geheugenschakeling volgens de uitvinding weergegeven. De geheugenschakeling omvat geheugencellen M, die in rijen en kolommen gerangschikt zijn. De geheugencellen M zijn via bitlijnen BI respectievelijk Bï en een kolom-decoder 3 met de respectievelijke ingangen van een leesversterker 4 én gemeenschappelijke ingangslijnen 1 en 2 verbonden. De respectievelijke uitgangen van leesversterkers 4 zijn met gemeenschappelijke leeslijnen D respectievelijk D verbonden. De leesversterkers zijn met een gemeenschappelijke ingangslijn BS verbonden.

De werking van het in figuur 1 weergegeven gedeelte van de geheugenschakeling zal worden beschreven voor het lezen van informatie uit een geheugencel M. Met behulp van een niet weergegeven rij-selectiesignaal wordt een rij geheugencellen M geselecteerd.

Hierdoor wordt de geheugeninformatie van de betreffende rij geheugencellen M aan de betreffende bitlijnen BI en BT doorgegeven. Vervolgens wordt met behulp van een decodeer-signaal k en kolom-decoder 3 een enkele geheugenkolom geselecteerd.

Geheugeninformatie van een enkele geheugencel M wordt hierdoor aan de ingangslijnen 1 en 2 doorgegeven. Vervolgens worden de leesversterkers 4 gelijktijdig door middel van een stuursignaal op de gemeenschappelijke ingangslijn BS geactiveerd, waardoor de geheugeninformatie versterkt aan de leeslijnen D en D doorgegeven wordt.

De bitlijnen BI en BT respectievelijk de ingangslijnen 1 en 2 zullen in geïntegreerde schakelingen een parasitaire capaciteit Cfa respectievelijk ten opzichte van het substraat bezitten, welk substraat meestal met een voedingsklem is verbonden. De grootte van bovengenoemde parasitaire capaciteit respectievelijk is recht evenredig met de lengte van de bitlijnen BI en SI respectievelijk ingangslijnen 1 en 2. Omdat de lengte van de ingangslijnen 1 en 2 evenredig is met het aantal gekozen geheugenkolommen in een matrix van de geheugenschakeling, is daardoor de grootte van de parasitaire capaciteit evenredig met het aantal gekozen geheugenkolommen.

Een geselecteerde geheugencel wordt belast door de som van de bitlijncapaciteit Cjj en de ingangslijncapaciteit C^. In praktische gevallen zal de bitlijncapaciteit C^ vele malen groter zijn dan de ingangslijncapaciteit (Cb >> C^), omdat de lengte van een geheugenkolom meestal groter gekozen wordt dan het aantal op de gemeenschappelijke ingangslijnen 1 en 2 aan te sluiten geheugenkolommen. De som van bovengenoemde capaciteiten is dan ongeveer gelijk aan de bitlijncapaciteit C^, en is bij benadering konstant indien men het aantal geheugenkolommen, dat op de gemeenschappelijke ingangslijnen 1 en 2 aangesloten wordt, groter of kleiner kiest.

De uitgangen van leesversterkers 4 worden door de parasitaire capaciteit van de leeslijnen D en IJ belast. De grootte van capaciteit is recht evenredig met de lengte van de leeslijn D respectievelijk IJ, welke lengte eveneens evenredig is met het aantal geheugenkolommen dat op de gemeenschappelijke ingangslijnen 1 en 2 aangesloten wordt. De snelheid waarmee leeslijncapaciteit Cd kan worden opgeladen of ontladen hangt weliswaar af van de grootte van capaciteit C^, maar is in de geheugenschakeling volgens de uitvinding ook afhankelijk van het aantal leesversterkers 4 dat op de gemeenschappelijke leeslijnen D en ü is aangesloten. Bij een toename van het aantal leesversterkers 4 neemt namelijk het totale versterkingsvermogen van de leesverterkers 4 toe, aangezien de leesversterkers 4 door een signaal op de gemeenschappelijke ingangslijn BS simultaan geactiveerd worden.

Dit betekent dat de snelheid van het uitlezen van de geheugeninformatie uit een geheugencel M op gemeenschappelijke ingangslijnen 1 en 2 nagenoeg onafhankelijk is van het aantal geheugenkolommen dat op de ingangslijnen 1 en 2 aangesloten wordt. Hierdoor is de uitleessnelheid van een geheugenschakeling volgens de uitvinding, waarbij het aantal geheugenkolommen gevariêerd wordt, nagenoeg konstant.

In figuur 2 is een voorkeurs-uitvoeringsvorm van een geheugenschakeling volgens de uitvinding weergegeven. Elementen die overeenkomen met elementen in figuur 1, hebben dezelfde verwijzingssymbolen. Zoals in figuur 2 is weergegeven bezitten de leesversterkers gecombineerde in- en uitgangen waardoor de gemeenschappelijke ingangslijnen 1 en 2 uit figuur 1 nu overbodig zijn. Bovendien is iedere geheugenkolom nu aangesloten op een afzonderlijke leesversterker 4.

De werking van het in figuur 2 weergegeven gedeelte van de geheugenschakeling komt grotendeels overeen met de werking van de schakeling in figuur 1. Na het selecteren van een rij geheugencellen M met behulp van een niet weergegeven rij-selectiesignaal, wordt de betreffende celinformatie aan de betreffende bitlijnen BI en BT doorgegeven. Met behulp van een decoder-signaal A en kolom-decoder 3 wordt een enkele geheugenkolom geselecteerd. Deze informatie staat nu aan de ingang/uitgang van de leesversterker 4 in die kolom ter beschikking. Tevens staat deze informatie via de gemeenschappelijke leeslijnen D en D aan de ingang/uitgang van iedere overige hiermee verbonden leesversterker 4 ter beschikking. Bij inschakeling van iedere leesversterker 4 door middel van een stuursignaal op de gemeenschappelijke ingangslijn BS, wordt de celinformatie versterkt aan de gemeenschappelijke leeslijnen D en D doorgegeven. Net zoals bij de bespreking van de geheugenschakeling in figuur 1 naar voren is gebracht, geldt ook hier dat bij een toename van het aantal geheugenkolommen de leeslijncapaciteit toeneemt, maar dat eveneens de totale versterking van de leesversterkers 4 toeneemt, waardoor de uitleessnelheid ook hier nagenoeg konstant blijft.

Het kiezen in figuur 2 van leesversterkers 4 met gecombineerde in- en uitgangen heeft het voordeel dat hierdoor de in figuur 1 weergegeven ingangslijnen 1 en 2 kunnen vervallen. Hierdoor wordt de benodigde chip-oppervlakte kleiner. Bovendien wordt de geheugeninformatie sneller door de leesversterkers overgenomen, aangezien de leesversterkers het informatiesignaal versterken (Latch). Het kiezen van een per geheugenkolom aanwezige leesversterker 4 biedt het voordeel dat de geheugenschakeling per enkele kolom uitbreidbaar is. In een weergegeven voorbeeld van een geheugenschakeling volgens de uitvinding in figuur 1 is de geheugenschakeling, wegens het aanwezig zijn van een enkele leesversterker per twee kolommen, slechts per twee kolommen uitbreidbaar.

In figuur 3 is in detail een voorkeurs-uitvoeringsvorm van een leesversterker 4 en een kolom-decoder 3 uit figuur 2 weergegeven. De enkel weergegeven leesversterker bevat drie NMOS-transistoren T1, T2 en T7 en zes PMOS-transistoren T3, T4, T5, T6, T8 en T9. De aanvoerelektrodes (sources) van transistoren T1 en T2 zijn met elkaar en met de afvoerelektrode (drain) van transistor T7 verbonden. De afvoerelektroden (drains) van transistoren T1 en T5 zijn met elkaar, met de stuurelektroden (gates) van transistoren T2 en T6 én met de afvoerelektrode (drain) van transistor T3 verbonden. Evenzo zijn de afvoerelektroden van transistor T2 en T6 met elkaar, met de stuurelektroden van transistoren T1 en T5 én met de afvoerelektrode van transistor T4 verbonden. De stuurelektroden (gates) van transistoren T3 en T4 zijn met een ingangsklem YE (voor de ontvangst van een decoder-signaal A) verbonden, terwijl de aanvoerelektroden (sources) van transistoren T3 en T4 met een bitlijn BI respectievelijk ΒΓ zijn verbonden. De afvoerelektroden (drains) van transistoren T3 en T8 respectievelijk T4 en T9 zijn tevens met een leeslijn D respectievelijk iï verbonden. De aanvoerelektroden (sources) van transistoren T5, T6, T8 en T9 respectievelijk T7 zijn gekoppeld aan voedingsklem (Γ1 respectievelijk U2. De stuurelektroden (gates) van transistoren T8 en T9 zijn met een ingangslijn BS verbonden. De stuurelektrode van transistor T7 is met een ingangslijn BS' verbonden.

In de verdere beschrijving zullen signalen die logisch laag respectievelijk logisch hoog zijn met "laag" respectievelijk "hoog" aangeduid worden. Met n-type transistoren worden hetzij n-kanaal veld-effekt transistoren hetzij bipolaire npn-transistoren en met p-type transistoren worden hetzij p-kanaal veld-effekt transistoren hetzij bipolaire pnp-transistoren bedoeld.

De werking van de schakeling in figuur 3 is als volgt:

Bij een "laag" signaal op ingangslijn BS en BS' geleiden transistoren T8 en T9 en spert transistor T7. De leeslijnen D en E worden hierdoor via transistoren T8 en T9 opgeladen (pre-charged). Bij een daaropvolgend "hoog" signaal op ingangslijn BS gaan transistoren T8 en T9 sperren. Bij een "laag" signaal A op ingangslijn ΫΚ, welk signaal bijvoorbeeld afkomstig is van een niet weergegeven, in een geïntegreerde geheugenschakeling aanwezig adres-decodeer-circuit, om een kolom van de geheugenschakeling te selecteren, gaan transistoren T3 en T4 geleiden.

Vervolgens bij een "hoog" en “laag" signaal van een geselecteerde geheugencel op de bitlijnen BI en ET respectievelijk blijft leeslijn D "hoog" en wordt niet-leeslijn E door niet-bitlijn ET gedeeltelijk ontladen. Bij een vervolgens "hoog" signaal op ingangslijn BS' gaat transistor T7 geleiden. Wegens het "hoog" zijn van knooppunt 10 geleidt transistor T2 waardoor knooppunt 20 verder geheel ontladen wordt en vervolgens "laag" blijft. Daardoor geleidt transistor T5 waardoor knooppunt 10 "hoog" blijft.

Bij een "laag" en "hoog" signaal van een geselecteerde geheugencel op de bitlijnen BI en ET respectievelijk, blijft niet-leeslijn E "hoog" en wordt leeslijn D door bitlijn BI gedeeltelijk ontladen. Bij een vervolgens "hoog" signaal op ingangslijn BS' gaat transistor T7 geleiden. Wegens het "hoog" zijn van knooppunt 20 geleidt transistor T1 waardoor knooppunt 10 verder geheel ontladen wordt en vervolgens "laag" blijft. Daardoor geleidt transistor T6 waardoor knooppunt 20 "hoog" blijft.

Het signaal op ingangslijn BS' kan op eenvoudige wijze met behulp van vertragende elementen (bijvoorbeeld met behulp van twee niet weergegeven in serie geschakelde invertoren) van het signaal op ingangslijn BS afgeleid worden.

Knooppunt 10 respectievelijk 20 zijn zoals reeds eerder is aangegeven met een gemeenschappelijke leeslijn D en niet-leeslijn E verbonden. Zoals reeds eerder is aangegeven bezitten deze leeslijnen een parasitaire capaciteit die evenredig is met het aantal geheugenkolommen dat op de leeslijnen D en E wordt aangesloten.

De snelheid waarmee bovengenoemde capaciteit nu tijdens opeenvolgende leesoperaties kan worden ontladen, hangt weliswaar van de parasitaire capaciteit van de leeslijnen D en E en het geleidingsvermogen van de transistoren T1, T2 en T7 af, maar is in de geheugenschakeling volgens de uitvinding ook van het aantal leesversterkers afhankelijk die aan de gemeenschappelijke leeslijnen D en ET zijn aangesloten. Dit laatste kan als volgt worden ingezien: Een spanning op knooppunt 10 respectievelijk 20 van de in figuur 1 weergegeven leesversterker staat via de gemeenschappelijke leeslijnen D en ï) op de ingangen van alle leesversterkers, die daarna door het gemeenschappelijke ingangssignaal BS en vervolgens BS' per matrix worden ingeschakeld en daardoor de aangeboden spanningen op de leeslijnen D en D versterken en tenslotte op een “hoog" of “laag" niveau vasthouden. De snelheid van dit versterken en vasthouden van de aangeboden spanningen is afhankelijk van de capaciteit van de leeslijnen D en D en het totale geleidingsvermogen van de transistoren van alle leesversterkers die met de leeslijnen D en ïï zijn gekoppeld. Bij een toename van het aantal kolommen geheugencellen in een matrix, die elk via een leesversterker op de gemeenschappelijke leeslijnen D en ET zijn aangesloten, neemt dus de capaciteit van de leeslijnen toe omdat de lengte van deze lijnen ook toe neemt. Echter het totale geleidingsvermogen van de parallel geschakelde leesversterkers wordt ook groter. Dit betekent dat de snelheid van het versterken en daarna vasthouden van op de leeslijnen D en II aangeboden spanningen nagenoeg onafhankelijk is van het aantal te kiezen geheugenkolommen die op de gemeenschappelijke leeslijnen D en ü zijn aangesloten.

De in figuur 3 weergegeven leesversterker is weliswaar met MOS-transistoren uitgevoerd, maar de genoemde NMOS- respectievelijk PMOS-transistoren kunnen ook door bipolaire npn- respectievelijk pnp-transistoren vervangen worden.

In het voorgaande is beschreven hoe informatie (1 bit) uit een enkele geheugencel in een matrix gelezen wordt. Het zal duidelijk zijn dat volgens de uitvinding eveneens het gelijktijdig lezen van informatie uit geheugencellen in afzonderlijke matrices (bijvoorbeeld 8 bits) mogelijk is.

Claims (9)

1. Geïntegreerde geheugenschakeling met een matrix van geheugencellen en hiermee gekoppelde leesversterkers, waarvan uitgangen onderling met elkaar zijn verbonden, met het kenmerk, dat in- en uitschakelbare koppelingsmiddelen aanwezig zijn voor het koppelen van een enkele geheugenkolom aan de ingang van iedere leesversterker, en dat er in activeringsmiddelen is voorzien voor het gelijktijdig activeren van iedere leesversterker.

2. Geïntegreerde geheugenschakeling volgens conclusie 1, met het kenmerk, dat van iedere leesversterker diens ingang met diens uitgang is verbonden.

3. Geïntegreerde geheugenschakeling volgens conclusie 1 of 2, met het kenmerk, dat per geheugenkolom in een leesversterker is voorzien.

4. Geïntegreerde geheugenschakeling volgens conclusie 2 of 3, met het kenmerk, dat iedere geheugencel in een kolom gekoppeld is aan een eerste en een tweede bitlijn, waarbij iedere leesversterker een eerste en een tweede transistor omvat waarvan de tweede hoofdelektrodes aan aanwezige leeslijnen zijn gekoppeld en de eerste hoofdelektrodes met elkaar en met een gestuurde stroombron zijn verbonden, waarbij de gestuurde stroombron in iedere kolom geschikt is voor de ontvangst van een gemeenschappelijke activeringssignaal en dat in serie met de eerste respectievelijk tweede bitlijn en de tweede hoofdelektrode van de eerste respectievelijk tweede transistor het geleidingskanaal van een derde respectievelijk vierde transistor is geschakeld, welke derde en vierde transistor geschikt zijn voor de ontvangst van een gemeenschappelijke sturing van een adres-decodeer-circuit en een stuurelektrode van de eerste respectievelijk tweede transistor naar de tweede hoofdelektrode van de tweede respectievelijk eerste transistor is teruggekoppeld.

5. Geïntegreerde geheugenschakeling volgens conclusie 4, met het kenmerk, dat de derde en vierde transistor p-type transistoren zijn.

6. Geïntegreerde geheugenschakeling volgens conclusie 5, met het kenmerk, dat de tweede hoofdelektrode van de eerste respectievelijk tweede transistor via een vijfde respectievelijk zesde transistor met een eerste voedingsklem is verbonden, welke vijfde respectievelijk zesde transistor een tegengesteld geleidingstype van de eerste respectievelijk tweede transistor bezit, waarbij de stuurelektroden van de eerste en vijfde transistor respectievelijk tweede en zesde transistor met elkaar zijn verbonden.

7. Geïntegreerde geheugenschakeling volgens conclusie 6, «et het kenmerk, dat de eerste en tweede respectievelijk vijfde en zesde transistor n-type respectievelijk p-type transistoren zijn.

8. Geïntegreerde geheugenschakeling volgens conclusie 7, met het kenmerk, dat de tweede hoofdelektrode van de eerste respectievelijk tweede transistor van het n-type via een zevende respectievelijk achtste transistor van het p-type met een eerste voedingsklem is verbonden, waarbij stuurelektroden van de zevende én achtste transistor van het p-type geschikt zijn voor de ontvangst van het gemeenschappelijke activeringssignaal en de stuurelektroden van de gestuurde stroombronnen in de matrix geschikt zijn voor de ontvangst van een via vertragingsmiddelen afgeleid signaal van het gemeenschappelijk activeringssignaal.

9. Geïntegreerde geheugenschakeling volgens een van de vorige conclusies, met het kenmerk, dat een n-type transistor hetzij een n-kanaal veld-effekt transistor hetzij een bipolaire npn-transistor is en een p-type transistor hetzij een p-kanaal veld-effekt transistor hetzij een bipolaire pnp-transistor is.