SU1589269A1 - Комбинационный сумматор - Google Patents

Комбинационный сумматор Download PDF

Info

Publication number
SU1589269A1
SU1589269A1 SU884606635A SU4606635A SU1589269A1 SU 1589269 A1 SU1589269 A1 SU 1589269A1 SU 884606635 A SU884606635 A SU 884606635A SU 4606635 A SU4606635 A SU 4606635A SU 1589269 A1 SU1589269 A1 SU 1589269A1
Authority
SU
USSR - Soviet Union
Prior art keywords
elements
input
transfer
inputs
output
Prior art date
Application number
SU884606635A
Other languages
English (en)
Inventor
Сергей Васильевич Ильин
Александр Викторович Юсупов
Лев Николаевич Кравченко
Original Assignee
Предприятие П/Я В-2892
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я В-2892 filed Critical Предприятие П/Я В-2892
Priority to SU884606635A priority Critical patent/SU1589269A1/ru
Application granted granted Critical
Publication of SU1589269A1 publication Critical patent/SU1589269A1/ru

Links

Landscapes

  • Complex Calculations (AREA)

Abstract

Изобретение относитс  к вычислительной технике, может быть использовано в цифровых БИС высокого быстродействи  и характеризуетс  низкими затратами. Комбинационный сумматор имеет входы слагаемых 32-39, выходы суммы 40-43, вход переноса 31 и выход переноса 44. В каждом разр де суммировани  на элементах ИСКЛЮЧАЮЩЕЕ ИЛИ 1-4 и И 9-12 формируютс  значени  полусуммы разр дов слагаемых P I = A I + B I и сигнала генерации переноса G I=A I .B I соответственно. В схеме формировани  переноса, построенной по каскадному принципу на элементах И 17-20, ИЛИ 27-30, формируютс  условные межразр дные переносы C° I, исход  из услови  равенства нулю входного переноса. Выработка истинных межразр дных и выходного переносов осуществл етс  путем селективного пропуска значений условных переносов C° и входного переноса C 1N на элементах И 13-16, ИЛИ 23-26 в соответствии с выражением C I=C° I+C IN .P O .P 1...P I. Сигналы управлени  селективным пропуском формируютс  на элементах И 21-22 и И 13-16. Разр ды суммы S I вырабатываютс  на элементах ИСКЛЮЧАЮЩЕЕ ИЛИ 5-8 в соответствии с выражением S I = A I @ B I @ C I-1. 1 1 ил.

Description

Изобретение относится к вычислительной технике и микроэлектронике и может быть использовано в цифровых БИС высокого быстродействия. · $
Целью изобретения является сркращение оборудования комбинационного сумматора.
На чертеже представлена функциональ^· ная схема комбинационного сумматора, jq
Комбинационный сумматор содержит с первого по восьмой элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 1-8, с первого по четырнадцатый элементы И 9-22, с первого по восьмой элементы ИЛИ 23-30, вход 31 15 переноса, входы 32-35 с нулевого по третий разрядов первого слагаемого, Дходы 36-39 с нулевого г/о третий разрядов второго слагаемого, выходы 40АЗ с нулевого по третий разрядов сум- 20 мы, выход 44 переноса. I Комбинационный сумматор, работает следующим образом.
Разряды слагаемых поступают на входы 36-43, сигнал входного перено- ^5 са - на вход 31.
В каждом разряде суммирования на элементах ИСКЛЮЧАЮЩЕЕ ИЛИ 1-4 и И 9-12 формируются значения полусуммы разрядов слагаемых Р; =А1-©В^ и сигнала ге- 30 нерации переноса С;=А{-В; (1=0,..,-3), соответственно, На выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ (5-8) формируется i-й разряд суммы S. в соответствии с выражением 35
S{{©В i ©(<, +CIr(P0-P1....P;„) , где CI(^ - входной перенос сумматора;
С? - условный перенос из (i-CI)- дд го разряда суммирования.j вычисляемый из условия равенства нулю входного переноса.
Условные межразрядные переносы вычисляются в схеме формирования переноса по каскадному принципу. В первом каскаде на элементах И 17, ИЛИ 27 формируется перенос из нулевого и первого разрядов суммирования, независимо от него на элементах И 18, ИЛИ 28 формируется перенос из второго и третьего разрядов суммирования. Во втором каскаде по значениям переноса из нулевого и первого разрядов, независимого переноса из второго и третьего 3 разрядов и сигнала генерации переноса второго разряда на элементах И 19, ИЛИ 29 формируется перенос из второ го разряда, на элементах И 20, И 30 перенос из третьего разряда. Значения условных переносов вычисляются исходя из условия равенства нулю входного переноса, поэтому значение условного переноса из. нулевого разряда суммирования совпадает со значением сигнала генерации переноса нулевого разряда суммирования.
> Значение истинного переноса из (i-l)-ro разряда суммирования формируется на элементах И 13-16, ИЛИ 2326 путем селективного пропуска значений условного переноса С®. и входного переноса С щ в соответствии с выражением с.-., -с’-, ••р,·-,
Элементы И 13-16 используются для блокировки входного переноса. Управление элементами И 13-16 осуществляется сигналом формирующимся по каскадному принципу. В первом каскаде на элементах И 21-22 формируются значения Ро1 и Р2Р3 соответственно. Второй каскад совмещен с элементами И 13-16, в каждом из которых осуществляется доопределение управляющего сигнала.
Для пояснения принципа селективного формирования истинного переноса из (i-l)-ro разряда суммирования необходимо рассмотреть два случая.
Первый случай. Хотя бы одно значение Рк=0 (К=0,...ί-l), т.е. хотя бы в одном из, разрядов, предшествующих ί-му, разряды слагаемых имеют одинаковые значения (Ак=0, В к=0 или Ак=1, В 1). При этом входной перенос сумматора не оказывает влияния на формирование, переноса из (i-l)-ro разряда суммирования. Эл-менты И 13-15, соответствующие (1-1)-му разряду суммирования, имеют на выходе уровень логического нуля. Значение условного переноса Спроходит через элементы 'ИЛИ 23-25, соответстйующие (1-1)-му разряду суммирования, на входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 6-8 соответственно, и i-й разряд суммы S· будет равен
Sf = А,®В,.®С°.,
Второй случай.' Все значения Рк=1 (К=0, ..., i-Ι), т.е. во всех разрядах, предшествующих ί-му, разряды слагаемых имеют разные значения (Ag=0,
Вк=1 или А к= 1, Вк=0). При этом в связи с тем, что условием формирования
1589.269 условных переносов является равенст- “ во нулю входного переноса, все С°=0. Входной перенос сумматора проходит через элементы И 13-15, ИЛИ 23-25, соответствующие (1-1)-му разряду суммирования, на входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 6-8 соответственно и определяет значение истинного переноса из (ί-l)-го разряда суммирования. В этом случае значение ί-го разряда суммы Sj определяется в соответствии с выражением
S. Истинный перенос в нулевой разряд суммирования совпадает со значением входного переноса и Sfl имеет значение, равное
Se=A0®B0©CtN
Выходной перенос сумматора формируется на выходе элемента ИЛИ 26 в соответствии с выражением Сопт з +CIN,’P«‘ Pf ΡΡ3 и выдается на выход 44.

Claims (1)

  1. Формула изобретения
    Комбинационный сумматор, содержащий восемь элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, четырнадцать элементов И и восемь элементов ИЛИ, причем входы с нулевого по третий разрядов первого слагаемого сумматора соединены соответственно с первыми входами с нулевого по третий элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и с первого по четвертый элементов И, вторые входы которых соединены соответственно с входами с первого по четвертый разрядов второго слагаемого и с вторыми входами с первого по четвертый элементов ИСКЛЮЧАЮЩЕЕ ИЛИ f выходы которых соединены с первыми входами соответственно с пятого по восьмой элементов ИСКЛЮЧАЮЩЕЕ ИЛИ ( выходы которых соединены с выходами с нулевого по третий разрядов суммы 50 сумматора соответственно, вход переноса сумматора соединен с вторым входом пятого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и первыми входами пятого, шестого, седьмого и восьмого элементов И, вы- 55 ходы которых соединены с первыми входами первого-четвертого элементов ИЛИ соответственно, выходы первого, второго и третьего элементов ИЛИ соединены с вторыми входами шестого, седьмого и восьмого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выход четвертого элемента ИЛИ соединен с выходом переноса сумматора', выход первого элемента И соеди10 нен с первым входом девятого элемента И и вторым входом первого элемента ИЛИ, выходы девятого и десятого 'элементов И соединены с первыми входами соответственно пятого и шес15 того элементов ИЛИ, вторые входы которых соединены с выходами второго и четвертого элементов И соответственно, выход третьего элемента И соединен с первыми входами десятого эле20 ' мента И и седьмого элемента ИЛИ, выход которого соединен с вторым входом третьего элемента ИЛИ, выход пятого элемента ИЛИ соединен с вторым входом второго элемента ИЛИ и первы25 ми входами одиннадцатого и двенадцатого элементов И, выходы которых соединены с вторым входом седьмого и первым входом восьмого элементов И соответственно, выход двенадцатого 30 элемента И соединен с вторым входом восьмого элемента ИЛИ, выход которого соединен с вторым входом четвертого элемента ИЛИ, отлич ающийс я тем, что, с целью сокращения 35 оборудования, выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с первым < входом тринадцатого элемента И и вторыми входами пятого и шестого элементов И, выход второго элемента ИСКЛЮ40 ЧАЮЩЕЕ ИЛИ соединен с вторыми входами тринадцатого и девятого элементов И и третьим выходом шестого элемента И, выход третьего элемента ИСКЛЮЧАЮЮЩЕЕ ИЛИ соединен с вторыми входами 45 седьмого и одиннадцатого элементов
    И и первым входом четырнадцатого элемента И, второй вход которого соединен с выходом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и вторым входом десятого элемента И, выход тринадцатого элемента И соединен с третьим входом седьмого и вторым входом восьмого элементов И, выход четырнадцатого элемента И соединен с вторым входом двенадцатого и третьим входом восьмого элементов И.
SU884606635A 1988-11-17 1988-11-17 Комбинационный сумматор SU1589269A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU884606635A SU1589269A1 (ru) 1988-11-17 1988-11-17 Комбинационный сумматор

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU884606635A SU1589269A1 (ru) 1988-11-17 1988-11-17 Комбинационный сумматор

Publications (1)

Publication Number Publication Date
SU1589269A1 true SU1589269A1 (ru) 1990-08-30

Family

ID=21409922

Family Applications (1)

Application Number Title Priority Date Filing Date
SU884606635A SU1589269A1 (ru) 1988-11-17 1988-11-17 Комбинационный сумматор

Country Status (1)

Country Link
SU (1) SU1589269A1 (ru)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2514785C1 (ru) * 2013-02-01 2014-05-10 Общество с ограниченной ответственностью "ИВЛА-ОПТ" Комбинационный сумматор
RU2533078C1 (ru) * 2013-07-09 2014-11-20 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Двоичный сумматор

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Патент US.№ 3188453, кл. 235-175, опублик. 1966. Патент US № 4623982, кл. G 06 F 7/50, опублик. 1986. *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2514785C1 (ru) * 2013-02-01 2014-05-10 Общество с ограниченной ответственностью "ИВЛА-ОПТ" Комбинационный сумматор
RU2533078C1 (ru) * 2013-07-09 2014-11-20 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Двоичный сумматор

Similar Documents

Publication Publication Date Title
US4573137A (en) Adder circuit
US4730266A (en) Logic full adder circuit
SU1589269A1 (ru) Комбинационный сумматор
US4122527A (en) Emitter coupled multiplier array
US5325321A (en) High speed parallel multiplication circuit having a reduced number of gate stages
JPH0160858B2 (ru)
US4628472A (en) Binary multiplier using ternary code
US4651296A (en) High speed CMOS FET full-adder circuit
JPS60178716A (ja) パルス符号変調変換装置
US4704701A (en) Conditional carry adder for a multibit digital computer
US4860242A (en) Precharge-type carry chained adder circuit
US4675838A (en) Conditional-carry adder for multibit digital computer
US5719802A (en) Adder circuit incorporating byte boundaries
JPH01180626A (ja) 優先順位分解器
JPS60156139A (ja) 絶対差分計算回路
US4918453A (en) A/D converter having multiplication function
US7039667B1 (en) 4-2 compressor
US5144575A (en) High speed floating point type multiplier circuit
SU1580349A1 (ru) М-разр дный комбинационный сумматор
JP3104694B2 (ja) 加算器
SU1310808A1 (ru) Комбинационный сумматор
SU1442988A1 (ru) Комбинационный сумматор
SU1531090A1 (ru) Многовходовый параллельный сумматор
SU900282A1 (ru) Устройство дл сложени п-разр дных дес тичных чисел
SU1683009A1 (ru) Устройство дл делени