NL7902028A - Delay circuit for radio receiver with electronic tuning - has counter and flip=flop circuits providing delay for tuning scan - Google Patents

Abstract

The delay circuit comprises a counter that includes flip-flops (32, 34) counting clock pulses (80) and supplies input to the set input of a set-reset flip-flop (36) whose output is supplied via an AND-gate (38) to a multiplexer in the radio receiver. The reset inputs of all the flip-flops connect to the output of a NOR gate (30) receiving input signals (Xo, Yo) which are control signals for raising and lowering receiving frequency that are also supplied to the multiplexer. The flip-flops in the counter are repeatedly reset until both the NOR gate input signals are low, when broadcasting station search by the receiver is stopped for the duration of 2 clock pulses. For longer stopping, the counter may include more flip-flops. The delay circuit is used for a car radio receiver with an electronically controlled tuning system. The delay is achieved by elements which are easily mass-manufactured without the problems of variation encountered with other delal elements, e.g., capacitors.

Description

. 1 FUJITSU TEN LIMITED, te Kobe-shi, Japan.. 1 FUJITSU TEN LIMITED, Kobe-shi, Japan.

Vertragingsschakeling.Delay circuit.

De uitvinding heeft betrekking op een digitale soort van vertragingsschakeling, geschikt voor het veranderen van de uitgangstoestand met een vooraf bepaalde tijd na het elimineren van het ingangssignaal.The invention relates to a digital type of delay circuit suitable for changing the output state by a predetermined time after eliminating the input signal.

5 Vertragingsschakelingen of tijdschakelingen voor het veranderen van de uitgangstoestand met een vooraf bepaalde tijd na het elimineren van het ingangssignaal, zijn gebruikt bij verschillende regelschakelingen of dergelijke. De gebruikelijke schakelingen van deze soort omvatten typerend een integreerketen, welke gebruik maakt van een 10 weerstand 12 en een condensator 14 zoals aangegeven in fig. 1. Bij deze schakeling wordt elke impulsgolf van continue impulsgolven 22, toegevoerd naar een ingangsklem 10, afgevlakt via een integreerketen met de weerstand 12 en condensator 14, zoals te zien bij een golfvorm 24, gevormd in een bufferversterker 18 en dan geleverd vanaf een uitgangsklem 20 in een 15 continue golfvorm, dat wil zeggen een rechthoekige golf zoals de golfvorm 26 in fig. 2. Aangezien de uitgangsgolfvorm een niveau "1" aanneemt gedurende de invoer van de impulsgolf 22 en dan terugkeert naar een niveau "0" na een vooraf bepaalde tijd At vanaf het stoppen van de impulsgolf-ingang, kan een poort worden geopend of gesloten met een vooraf bepaalde 20 tijd At vanaf de onderbreking van de ingang 22, indien de poort wordt bestuurd door de uitgang 26.Delays or timers for changing the output state by a predetermined time after eliminating the input signal have been used with various control circuits or the like. Conventional circuits of this type typically include an integrator circuit using a resistor 12 and a capacitor 14 as shown in FIG. 1. In this circuit, each pulse wave of continuous pulse waves 22 supplied to an input terminal 10 is smoothed through a integrating circuit with the resistor 12 and capacitor 14, as seen with a waveform 24, formed in a buffer amplifier 18 and then supplied from an output terminal 20 in a continuous waveform, ie a rectangular wave such as the waveform 26 in FIG. 2. Since the output waveform takes on a level "1" during the input of the pulse wave 22 and then returns to a level "0" after a predetermined time Δt from the stopping of the pulse wave input, a gate can be opened or closed with a determined time At from the interruption of the input 22, if the gate is controlled by the output 26.

Het is evenwel moeilijk de tijdconstante in te stellen en dus de vertragingstijd At van de vertragingsschakeling, op de waarde van milliseconden of meer, indien de schakeling wordt ontworpen als 25 een geïntegreerde schakeling, aangezien een condensator, die kan worden gevormd in een geïntegreerde schakeling, in het algemeen een capaciteit heeft van een orde zo gering als verscheidene picofarads.However, it is difficult to set the time constant and thus the delay time At of the delay circuit, to the value of milliseconds or more, if the circuit is designed as an integrated circuit, since a capacitor which can be formed in an integrated circuit, generally has a capacity of an order as small as several picofarads.

De uitvinding beoogt het overwinnen van zulk een nadeel en het doel is het vormen van een vertragingsschakeling, geschikt 30 voor een vertragingstijd van voldoende lengte,zelfs indien ontworpen als 790 20 28 * 2 een geïntegreerde schakeling.The invention aims at overcoming such a drawback and the object is to form a delay circuit suitable for a delay time of sufficient length, even if designed as an integrated circuit 790 20 28 * 2.

Een ander doel van de uitvinding is te voorzien in een vertragingsschakeling, in staat om naar keuze de lengte van de vertragingstijd op een digitale wijze te variëren.Another object of the invention is to provide a delay circuit capable of optionally varying the length of the delay time in a digital manner.

5 De vertragingsschakeling volgens de uitvinding omvat een instel- en terugstel flip-flop^keten en een teller en is ingericht om de teller en de flip-flopketen te houden in hun terugsteltoestan-den wanneer het ingangssignaal aanwezig is, de genoemde terugsteltoe-standen vrij te geven voor het starten van het tellen van kloksignalen 10 op het ogenblik, dat het ingangssignaal ophoudt met aankomen, het instellen van de flip-flopketen door de uitgang geleverd vanuit de teller bij het tellen tot de vooraf bepaalde telwaarde overeenkomend met een gewenste vertragingstijd, en de poort te openen of te sluiten door de uitgang daarvan. Zonder een condensator van grote capaciteit te vereisen, kan deze 15 vertragingsschakeling gemakkelijk worden ontworpen als een geïntegreerde schakeling en kan deze naar keuze de vertragingstijd variëren door slechts de bovengenoemde vooraf bepaalde telwaarde, vooraf ingesteld bij de teller, te veranderen. —The delay circuit according to the invention comprises an adjustment and reset flip-flop circuit and a counter and is arranged to keep the counter and the flip-flop circuit in their reset states when the input signal is present, the said reset states are free to start counting clock signals 10 when the input signal ceases to arrive, setting the flip-flop circuit through the output supplied from the counter when counting to the predetermined count value corresponding to a desired delay time, and opening or closing the gate through its exit. Without requiring a large capacity capacitor, this delay circuit can be easily designed as an integrated circuit and optionally can vary the delay time by changing only the above predetermined count value preset at the counter. -

De uitvinding zal aan de hand van de tekening in 20 het volgende nader worden toegelicht.The invention will be explained in more detail below with reference to the drawing.

Fig. 1 toont een schakeling van een typerend voorbeeld van een gebruikelijke vertragingsschakeling.Fig. 1 shows a circuit of a typical example of a conventional delay circuit.

Fig. 2 toont golfvormen voor het toelichten van de werking van de schakeling van fig. 1.Fig. 2 shows waveforms to explain the operation of the circuit of FIG. 1.

25 Fig. 3 toont een blokschema van een voorkeursuit voering van de vertragingsschakeling volgens de uitvinding.FIG. 3 shows a block diagram of a preferred embodiment of the delay circuit according to the invention.

Fig. 4 toont een blokschema van een uitvoeringsvorm, waarbij de vertragingsschakeling volgens de uitvinding wordt toegepast.Fig. 4 shows a block diagram of an embodiment using the delay circuit according to the invention.

30 Fig. 5 en 6 tonen golfvormen voor het toelichten van de werking van de schakeling van fig. 3.FIG. 5 and 6 show waveforms for explaining the operation of the circuit of Fig. 3.

Bij de uitvinding ziet men volgens fig. 3, dat een teller wordt gevormd met een NOR-keten 30 met signalen XQ en Yq aan zijn in g ang, een flip-flopketen 32 met een kloksignaal Bq aan zijn 35 ingangsklem C . via een geleider 42, en een andere flip-flopketen 34 met pi 7902028 S'- ·«· 3 een Q-uitgang vanuit de flip-flop 32 op zijn ingangsklem . Bij 36 ziet men een instel- en terugstel flip-flopketen met de uitgang van genoemde teller aan zijn ingang en bij 38 ziet men een AND-keten met een Q-uitgang vanuit de flip-flopketen 36 naar een van zijn ingangsklemmen via een 5 geleider 44 en een signaal Sd dat later wordt beschreven, aan zijn andere ingangsklem via geleider 46. De keten 38 is verder aan zijn uitgang via een geleider 48 verbonden met een multiplexorgaan 62 of dergelijke zoals verderop beschreven. De uitgang van de NOR-keten 30 wordt via een geleider 40 toegevoerd naar elk van de terugstelingangsklemmen R van de flip-flop-10 ketens 32, 34 en 36.In the invention, according to FIG. 3, it is seen that a counter is formed with a NOR circuit 30 with signals XQ and Yq on its input, a flip-flop circuit 32 with a clock signal Bq on its input terminal C. via a conductor 42, and another flip-flop circuit 34 with pi 7902028 S'-3 · a Q output from the flip-flop 32 on its input terminal. At 36 an adjustment and reset flip-flop circuit is shown with the output of said counter at its input and at 38 an AND circuit with a Q output is shown from the flip-flop circuit 36 to one of its input terminals via a conductor 44 and a signal Sd described later to its other input terminal through conductor 46. Circuit 38 is further connected at its output through conductor 48 to a multiplexer 62 or the like as described below. The output of the NOR circuit 30 is supplied through a conductor 40 to each of the reset input terminals R of the flip-flop 10 circuits 32, 34 and 36.

De vertragingsschakeling volgens deze uitvoering kan worden gebruikt bij een autoradio met automatische elektronische afstemming. Een luisteraar voor een radio-ontvanger met automatische elektronische afstemming kan gebruik maken van verschillende 15 middelen voor kanaalselectie. Deze omvatten die afstemstelsels zoals een digitaal afstemstelsel, waarbij nummerieke waarden overeenkomend met de zendfrequentie voor elk van de omroepstations, zijn opgeslagen in een geheugen en de gewenste waarde daarvan wordt aangewezen voor het selecteren van het kanaal, een zoekafstemstelsel waarbij ontvangen frequentie 20 continu wordt veranderd door elektronisch aftasten voor het selecteren van de kanalen voor elk van de omroepstations in een omroepfrequentieband opeenvolgend, en een handafstemstelsel, waarbij het afstemmen wordt uitgevoerd door met de hand de ontvangfrequentie te veranderen door middel van het in- en uitschakelen van een schakelaar of dergelijke. Elk van de 25 bovengenoemde stelsels is aangegeven in de Japanse octrooiaanvragen 39.648, 40.024 en 129.831/1976 van aanvrager.The delay circuit according to this embodiment can be used with a car radio with automatic electronic tuning. A listener for a radio receiver with automatic electronic tuning can use various means for channel selection. These include those tuning systems such as a digital tuning system, where numerical values corresponding to the transmission frequency for each of the broadcast stations are stored in a memory and their desired value is designated for channel selection, a seek tuning system in which received frequency is changed continuously by electronic scanning to select the channels for each of the broadcast stations in a broadcast frequency band consecutively, and a manual tuning system, the tuning being performed by manually changing the receiving frequency by switching a switch or the like on and off. Each of the above systems is disclosed in applicant's Japanese patent applications 39,648, 40,024 and 129,831 / 1976.

Het digitale instelstelsel bij de bovengenoemde afstemstelsels is aangegeven in fig. 3. De aanwezige locale-oscilator-frequentie, verkregen uit een afstemsectie 50 in een radio-ontvanger, 30 wordt gemonsterd en gedeeld met behulp van een decimale teller 52 tot 1/10 van de frequentie ter verkrijging van een impuls voor elke 10 kHz voor een amplitudemodulatieband en voor elke 100 kHz voor een frequentiemodula-tieband. Deze impulsen worden geteld in een teller 54, vooraf ingesteld op een geschikte waarde voor het verkrijgen van een binaire code ' we^ke 35 start vanaf 000....0 bij het begin van elk van de omroepfrequentiebanden 790 20 28 4 voor amplitudemodulatie en frequentiemodulatie en toeneemt voor elke 30 kHz voor de amplitudemodulatieband en voor elke 400 kHz voor de frequentiemodulatieband. Aangezien de frequentie is toegewezen aan elk van de omroepstations voor elke 10 kHz eenheid voor de amplitüdemodulatie-5 band en voor elke 100 kHz eenheid voor de frequentiemodulatieband en de frequenties voor de omroepstations in eenzelfde distrikt op de juiste wijze zijn gescheiden van elkaar, kan de frequentie voor elk van omroepstations in het algemeen worden uitgedrukt door een van de bovengenoemde binaire codes P2· In de radio-ontvanger wordt dezelfde code als die van 10 de bovengenoemde binaire code ingeschreven in het alleen-uitleesgeheugen' in een digitaal instelorgaan 58 en een van de codes overeenkomend met het gewenste om-roepstation, wordt uitgelezen door een schakelwerking en ingevoerd naar een vergelijker 56. De vergelijker 56 vergelijkt deze codes P2 en P^ en uitgangssignalen Xq of Yq voor het instrueren van de 15 toename (indien P2 <P^) of van de afname (indien P2 >Ρ^) voor de ontvangen frequentie worden verkregen met behulp van een uitgangsregelsectie 60.The digital adjustment system in the above tuning systems is shown in Fig. 3. The local oscillator frequency present, obtained from a tuning section 50 in a radio receiver, 30 is sampled and divided using a decimal counter 52 to 1/10 of the frequency to obtain a pulse for every 10 kHz for an amplitude modulation band and for every 100 kHz for a frequency modulation band. These pulses are counted in a counter 54 preset to an appropriate value to obtain a binary code starting from 000 ... 0 at the beginning of each of the 790 20 28 4 broadcast frequency bands for amplitude modulation and frequency modulation and increases for every 30 kHz for the amplitude modulation band and for every 400 kHz for the frequency modulation band. Since the frequency is allocated to each of the broadcast stations for each 10 kHz unit for the amplitude modulation band and for each 100 kHz unit for the frequency modulation band and the frequencies for the broadcast stations in the same district are properly separated from each other, frequencies for each of broadcasting stations are generally expressed by one of the above binary codes P2 · In the radio receiver, the same code as that of the above binary code is written into the read-only memory "in a digital adjuster 58 and one of the codes corresponding to the desired broadcast station are read by a switching operation and input to a comparator 56. The comparator 56 compares these codes P2 and P ^ and outputs Xq or Yq to instruct the increase (if P2 <P ^ ) or of the decrease (if P2> Ρ ^) for the received frequency are obtained using an output control section 60.

Het signaal X of Y wordt ingevoerd via een multiplex-orgaan 62 voor het o o selecteren van een van de verschillende selectiestelsels bij een spannings-. geheugenorgaan 64 voor het instrueren van de geleidelijke toename of 20 afname van zijn uitgangsspanning VQ. Het spanningsgeheugenorgaan 64 bestaat principeel uit een integreerketen, welke zijn positieve of negatieve ingangsspanning integreerd tot een geleidelijke toename of afname van zijn uitgangsspanning. Wanneer de ingangsspanning gelijk wordt aan 0, wordt het niveau van de resulterende uitgangsspanning niet verder veranderd 25 en het geheugen zorgt voor deze uitgang opdat niveau gedtirende een lange tijd. De uitgangsspanning Vq wordt toegevoerd naar een spanningsafhanke-lijke variabele capaciteitsdiode (niet getekend) in de afstemsectie 52 voor het variëren van zijn capaciteitswaarde, waardoor de afstemfrequentie wordt vergroot of verkleind, dat wil zeggen de ontvangen frequentie.The signal X or Y is input through a multiplexer 62 for selecting one of the different selection systems at a voltage. memory means 64 for instructing the gradual increase or decrease in its output voltage VQ. The voltage memory device 64 basically consists of an integrator circuit, which integrates its positive or negative input voltage into a gradual increase or decrease in its output voltage. When the input voltage becomes equal to 0, the level of the resulting output voltage is not changed any further and the memory provides this output so that level is sustained for a long time. The output voltage Vq is supplied to a voltage-dependent variable capacitance diode (not shown) in the tuning section 52 to vary its capacitance value, thereby increasing or decreasing the tuning frequency, i.e. the received frequency.

30 Wanneer de ontvangen frequentie samenvalt-met de frequentie van een gewenst omroepstation, is de relatie P2=P^ b®reÏkt, dat wil zeggen dat beide signalen Xq en Yq een laag niveauL aannemen voor het stoppen van de verandering in de uitgangsspanning Vq uit het spanningsgeheugenorgaan 64, waar de ontvangtoestand is bereikt.When the received frequency coincides with the frequency of a desired broadcasting station, the relationship P2 = P ^ b® is real, ie both signals Xq and Yq take a low level L to stop the change in the output voltage Vq out the voltage memory device 64, where the receive state has been reached.

35 Het digitale afstemmen wordt aldus voltooid 790 20 28 ί ·* 5 en de uitgangsspanning uit een automatische frequentieregelketen (niet getekend) wordt nu toegevoerd naar de bovengenoemde spanningsafhankelijke variabele capaciteitsdiode via het multiplexorgaan 62 enz. voor automatische fijninstelling voor de ontvangen frequentie gedurende de ontvang-5 toestanden om de ontvangst steeds bij de beste toestand mogelijk te maken.The digital tuning is thus completed 790 20 28 ί * 5 and the output voltage from an automatic frequency control circuit (not shown) is now supplied to the above voltage dependent variable capacitance diode through the multiplexer 62 etc. for automatic fine tuning of the received frequency during the receive -5 states to enable reception always at the best state.

De overdracht vanaf het voltooien van het digitale afstemmen naar de automatische frequentieregelontvangtoestand of andere afstemtoestanden wordt bij voorkeur uitgevoerd met een bepaalde vertraging en de vertragings-keten volgens fig. 3 wordt voor een zodanig doel gebruikt.The transmission from the completion of the digital tuning to the automatic frequency control receive state or other tuning states is preferably performed with a certain delay and the delay circuit of Fig. 3 is used for such purpose.

10 De werking van de schakeling volgens fig. 3 wordt beschreven aan de hand van de golf vormen van fig. 5 en 6. Aan de ingangsklem C ^ van de flip-flopketen 32 wordt een kloksignaal Bq toegevoerd, hetgeen een B-uitgang is vanuit een decimale teller zoals de teller 52 van fig. 4 en deze heeft een golfvorm overeenkomstig fig. 5.The operation of the circuit of FIG. 3 is described with reference to the waveforms of FIGS. 5 and 6. A clock signal Bq is applied to the input terminal C1 of the flip-flop circuit 32, which is a B output from a decimal counter such as the counter 52 of FIG. 4 and it has a waveform corresponding to FIG. 5.

15 In fig. 5 geeft S het ingangssignaal naar de teller 52 aan en elk van de golf vormen A, B en C en D geeft de uitgang aan vanaf de teller overeen-0 12 3 komend met 2,2,2,2 voor elk van de uitgangstrappen A tot D. Ofschoon het signaal Bq wordt geleverd naar de ingang van de teller bestaande uit de flip-flopketens 32, 34, wordt geen telling uitgevoerd als tenminste een 20 van de signalen Xq en Yq op een hoog niveau H is aangezien de uitgang van de NOR-keten 30 blijft op een laag niveau L, dat via de geleider 40 wordt geleverd naar de terugstelklemmen R voor het terugstellen van de tellers 32 en 34. De lage-niveau-uitgang L uit de NOR-keten 30 wordt ook toegevoerd aan de flip-flopketen 36 om deze terug te stellen, waardoor 25 zijn Q-uitgang een hoog niveau H aanneemt zoals getekend in fig. 6 (Q^), welke via de geleider 44 wordt geleverd aan een van de ingangsklemmen van de AND-keten 38. Aangezien de AND-keten 38 op zijn andere ingangsklem het signaal Sd heeft, dat een hoog niveau H aanneemt bij digitaal afstemmen, toont de keten 38 een uitgang met hoog niveau H en dit wordt 30 ingevoerd door het bovengenoemde multiplexorgaan 62 om de afstemketen om te schakelen naar de digitale afstemwijze.In Fig. 5, S indicates the input signal to the counter 52 and each of the waveforms A, B and C and D indicates the output from the counter corresponding to 2,2,2,2 for each from the output stages A to D. Although the signal Bq is supplied to the input of the counter consisting of the flip-flop circuits 32, 34, no count is performed if at least one of the signals Xq and Yq is at a high level H since the output of the NOR circuit 30 remains at a low level L, which is supplied via the conductor 40 to the reset terminals R for resetting the counters 32 and 34. The low level output L from the NOR circuit 30 becomes also applied to the flip-flop circuit 36 to reset it, whereby its Q output assumes a high level H as shown in Fig. 6 (Q ^), which is supplied via the conductor 44 to one of the input terminals of the AND circuit 38. Since the AND circuit 38 on its other input terminal has the signal Sd, which indicates a high level H In digital tuning, circuit 38 shows a high level H output and this is input by the above multiplexer 62 to switch the tuning circuit to the digital tuning mode.

De signalen X en Y nemen afwisselend een 3 o o hoog niveau H en een laag niveau L aan en overeenkomstig (Xq= Y ) in fig.The signals X and Y alternately assume a 3 o o high level H and a low level L and correspondingly (Xq = Y) in fig.

6 nemen zij een rechthoekige golfvorm aan met een kleinere werkverhouding' 35 indien de ontvangen frequentie ver is gelegen van de instelfrequentie en 790 20 28 * 6 een kleinere werkverhouding indien eerstgenoemde dichter bij laatstgenoemde komt. Zulk een golfvorming wordt uitgevoerd in de uitgangsregelsectie 60 volgens fig. 4 teneinde de afstemsnelheid te variëren afhankelijk van de mate van ontstemming, om te voorzien in een tijd, nodig voor het monste-5 ren en tellen of dergelijke. Terwijl aldus de flip-flopketens 32 en 34 worden teruggesteld en vrijgegeven uit het terugstellen op herhaalde wijze, worden zij stevig teruggesteld gehouden op het punt van het inbrengen van de klokimpulsen Bq zoals duidelijk is uit fig. 6 en de Q-uitgang uit de flip-flopketen 32 en de Q-uitgang uit de flip-flopketen 32 10 en de Q-uitgang uit de flip-flopketen 34 blijven op het lage niveau L en het hoge niveau H respectievelijk gedurende de aanwezigheid van de signalen X of Y zoals aangegeven met (Q.) en (Q_) in fig. 6. o o 1 z6 they adopt a rectangular waveform with a smaller operating ratio '35 if the received frequency is far from the set frequency and 790 20 28 * 6 a smaller operating ratio if the former comes closer to the latter. Such waveforming is performed in the output control section 60 of FIG. 4 in order to vary the tuning speed depending on the degree of detuning, to provide a time required for sampling and counting or the like. Thus, while the flip-flop circuits 32 and 34 are reset and released from the reset in repeated fashion, they are held firmly reset at the point of the input of the clock pulses Bq as is evident from Fig. 6 and the Q output from the flip flop circuit 32 and the Q output from the flip-flop circuit 32 and the Q output from the flip-flop circuit 34 remain at the low level L and the high level H, respectively, during the presence of the signals X or Y as indicated by (Q.) and (Q_) in fig. 6. oo 1 z

Wanneer dan de relatie wordt bereikt op een punt t^ en beide signalen Xq en Yq een laag niveau L aannemen, neemt de 15 uitgang uit de NOR-keten 30 een hoog niveau H aan zoals aangegeven door (Xq + Y ) in fig. 6 voor het vrijgeven van het terugstellen van de flip-flopketens 32 en 34. Dan starten te tellers 32 en 34 voor het tellen van de kloksignalen Bq. Bij de aankomst van het eerste kloksignaal, neemt de Q-uitgang, Q1 uit de flip-flopketen 32 een hoog niveau H aan en bij 20 aankomst van het volgende kloksignaal neemt de uitgang een laag niveau L aan en nemen de uitgangen en Qg uit de flip-flopketens 34 en 36 een laag niveau L aan, waardoor de uitgang uit de AND-keten 38 naar een laag niveau L wordt omgezet. Op deze wijze wordt het digitale afstemmen gestopt na twee klokimpulsen, dat is na een tijd At (=10 ms. bij deze 25 uitvoeringsvorm) vanaf het elimineren van de signalen Xq en Yq en omgeschakeld naar het automatische frequentieregelen bij de ontvangtoestand. Het zal duidelijk zijn dat een grotere tijdvertraging kan worden gevormd voor het schakelen afhankelijk van de waarde vooraf ingesteld bij de tellers 32 en 34, dat wil zeggen het aantal klokimpulsen daaraan toegevoerd 30 vanaf het vrijgeven van het terugstellen en het opwekken van de teller- uitgang, hetgeen naar keuze kan worden vergroot. Aldus wordt volgens de uitvinding een digit-ale soort vertragingsschakeling of tijdschakeling verkregen, welke geen gebruik maakt van een grote condensator en daardoor buitengewoon voordelig is bij ontwerp als een geïntegreerde schakeling.Then, when the relationship is reached at a point t ^ and both signals Xq and Yq assume a low level L, the output from the NOR circuit 30 assumes a high level H as indicated by (Xq + Y) in Fig. 6 to release the reset of the flip-flop circuits 32 and 34. Then counters 32 and 34 start counting the clock signals Bq. At the arrival of the first clock signal, the Q output, Q1 from the flip-flop circuit 32 assumes a high level H and upon the arrival of the next clock signal, the output assumes a low level L and the outputs and Qg from the flip-flop circuits 34 and 36 turn on a low level L, whereby the output from the AND circuit 38 is converted to a low level L. In this way, the digital tuning is stopped after two clock pulses, that is, after a time Δt (= 10 ms. In this embodiment) from the elimination of the signals Xq and Yq and switched to the automatic frequency control in the receive state. It will be appreciated that a greater time delay can be formed for switching depending on the value preset at counters 32 and 34, that is, the number of clock pulses applied thereto from the release of the reset and the generation of the counter output. , which can optionally be enlarged. Thus, according to the invention, a digital type of delay circuit or timer circuit is obtained, which does not use a large capacitor and is therefore extremely advantageous in design as an integrated circuit.

35 De uitvinding is niet beperkt tot de beschreven uitvoeringsvorm en ver- 790 20 28The invention is not limited to the described embodiment and 790 20 28

Claims (3)

1. Vertragingsschakeling, met het kenmerk, dat een teller aanwezig is voor het tellen van klokimpulsen, een flip-flopketen 5 om te worden ingesteld door de uitgang uit de teller na het tellen tot een vooraf bepaald aantal klokimpulsen, een keten voor het vasthouden van de teller en de flip-flopketen in hun teruggestelde toestand, terwijl een eerste ingangssignaal aanwezig is en een poortketen voorzien van een tweede ingangssignaal en geopend of gesloten door de uitgang uit de 10 flip-flopketen.A delay circuit, characterized in that a counter is provided for counting clock pulses, a flip-flop circuit 5 to be set by the output from the counter after counting to a predetermined number of clock pulses, a circuit for holding the counter and the flip-flop circuit in their reset state, while a first input signal is present and a gate circuit having a second input signal and opened or closed by the output from the flip-flop circuit. 2. Vertragingsschakeling, met het kenmerk, dat een teller aanwezig is bestaande uit een aantal flip-flopketens in cascade verbonden voor het tellen van klokimpulsen, een instel- en terugstel flip-flopketen om te worden ingesteld door de uitgang vanuit de teller2. Delay circuit, characterized in that a counter is provided consisting of a number of flip-flop circuits cascaded connected for counting clock pulses, a set and reset flip-flop circuit to be set by the output from the counter 15 Kj het tellen tot een vooraf bepaald aantal klokimpulsen, een NOR-keten waaraan elk van instructiesignalen worden ingevoerd voor het toenemen of afnemen van het ontvangen signaal in een radio-ontvanger van elektronische afstemsoort en het opwekken van een uitgang voor het vasthouden van de teller en de instel- en terugstel flip-flopketen in hun teruggestelde 20 toestanden terwijl een van de genoemde instructiesignalen aanwezig is en een AND-keten waaraan signalen worden ingevoerd voor instructie van een van verschillende soorten afstemwijzen en voor het openen of sluiten door de uitgang uit de instel- en terugstel flip-flopketen.15 K counting to a predetermined number of clock pulses, a NOR circuit to which each of instruction signals are input to increase or decrease the received signal in a radio receiver of electronic tuning type and generate an output for holding the counter and the adjust and reset flip-flop circuit in their reset states while one of said instruction signals is present and an AND circuit to which signals are input for instruction of one of different kinds of tuning modes and for opening or closing by the output from the adjustment and reset flip-flop chain. 3. Inrichting in hoofdzaak zoals beschreven in de 25 beschrijving en/of weergegeven in de tekening. 790 20 283. Device substantially as described in the description and / or shown in the drawing. 790 20 28