KR980012263A - Shallow trench isolation method - Google Patents

Abstract

트랜칭(trenching) 현상을 제거할 수 있는 반도체 장치의 얕은 트렌치 절연 방법을 개시한다. 반도체 기판상에서 STI(Shallow Trench Isolation)공정에 의해 활성 영역과 필드 영역을 형성하는 방법에 있어서, 상기 반도체 기판상에 상기 활성 영역과, 상기 필드영역을 한정하는 마스크 패턴을 형성하고, 상기 마스크 패턴을 마스크로하여 기존 에천트에 불소(F)함유 가스를 함유시켜 에칭을 행하여 상기 반도체 기판상에 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 얕은 트렌치 절연 방법을 제공한다. 바람직하게는 상기 기존 에천트는 염소(CL₂), HBr등이고 상기 불소(F) 함유가스는 SH₆, CF₄, CHF₃등을 사용한다. 따라서, 본 발명에 따르면 기존 에천트인 CL₂, HBr의 가스 베이스에서 "F"를 함유한 가스를 소량 첨가해 줌으로써 트렌칭 현상을 최소화 하였고 이를 트렌치 에치에 적용함으로써 양호한 트렌치 프로파일을 얻을 수 있다.Disclosed is a shallow trench isolation method of a semiconductor device capable of removing a trenching phenomenon. A method of forming an active region and a field region on a semiconductor substrate by a shallow trench isolation (STI) process, the method comprising: forming a mask pattern defining the active region and the field region on the semiconductor substrate; And a step of forming a trench on the semiconductor substrate by performing etching by containing a fluorine (F) containing gas in a conventional etchant as a mask, thereby providing a shallow trench isolation method of the semiconductor device. Preferably, the existing etchant is chlorine (CL ₂ ), HBr or the like, and the fluorine (F) containing gas is SH ₆ , CF ₄ , CHF ₃ or the like. Therefore, according to the present invention, the trenching phenomenon is minimized by adding a small amount of gas containing "F" in the existing gas bases of CL ₂ and HBr, and it is possible to obtain a good trench profile by applying it to the trench etch.

Description

얕은 트랜치 절연 방법Shallow trench isolation method

본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 얕은 트렌치 절연 방법(Shallow Trench Isolation; 이하 STI라 칭함)에서의 트렌칭(trenching)형상을 제거할 수 있는 반도체 장치의 얕은 트렌치 절연 방법에 관한 것이다.The present invention relates to a semiconductor device manufacturing method, and more particularly, to a shallow trench isolation method of a semiconductor device capable of removing a trenching shape in a shallow trench isolation (STI) method.

일반적으로, 반도체 장치의 제조에 널리 이용되는 선택적 산화에 의한 소자 분리 방법(LOCal Oxidation of Silicon; 이하 LOCOS라 칭함)은 측면 산화에 의한 버즈 빅(bird's beak) 현상, 열공정으로 유발되는 버퍼층 응력에 의한 기판 실리콘의 결정 결함 및 채널 저지를 위해 이온 주입된 불순물의 재분포 등의 문제로 반도체장치의 전기적 특성 향상 및 고집적화 추세에 난점이 되거 있다.In general, LOCal Oxidation of Silicon (LOCOS), which is widely used in the manufacture of semiconductor devices, is used for the bird's beak phenomenon caused by lateral oxidation, the buffer layer stress caused by the thermal process, Crystal defects of the substrate silicon and redistribution of ion-implanted impurities for channel blocking, which are difficulties in improving the electrical characteristics of the semiconductor device and increasing the degree of integration thereof.

상기 LOCOS방법의 문제점을 개선하기 위한 방법의 하나로 반도체 기판을 식각하여 트렌치를 형성하고, 여기에 절연 물질을 매립하여 소자 분리층을 형성하는 얕은 트렌치 절연(Shallow Trench Isolation) 공정을 이용한 방법이 제안되었다. 이 STI 공정은 소자 분리막의 형성에 있어서 상기 LOCOS류와 같이 열산화 공정에 의하지 않으므로, 열산화 공정으로 인해 유발되는 상기 LOCOS류의 단점들을 어느 정도 줄일 수 있으며, 기술적으로 STI의 깊이를 조절함으로써 1G DRAM급 이상의 고집적화에 필요한 0.2㎛이하의 폭을 갖는 소자분리층의 형성이 가능하게 되었다.As a method for improving the LOCOS method, there has been proposed a method using a shallow trench isolation process in which a semiconductor substrate is etched to form a trench and an isolation layer is formed by burying an insulating material thereon . Since the STI process does not depend on the thermal oxidation process like the LOCOS process in the formation of the device isolation film, the disadvantages of the LOCOS process caused by the thermal oxidation process can be reduced to some extent, and technically, It is possible to form an element isolation layer having a width of 0.2 mu m or less which is necessary for high integration in a DRAM grade or higher.

도 1은 종래의 얕은 트렌치 절연(STI)방법을 이용할 때 트렌칭 현상이 발생함을 설명하기 위한 공정 단면도이다.1 is a process sectional view for explaining that a trenching phenomenon occurs when a conventional shallow trench isolation (STI) method is used.

참조 번호 10은 실리콘 기판, 12는 마스크 층으로 실리콘 질화막, 13은 트랜칭 현상 부위를 나타낸다.Reference numeral 10 denotes a silicon substrate, reference numeral 12 denotes a mask layer, silicon nitride film, and reference numeral 13 denotes a trenching phenomenon site.

도면을 참조하면, 얕은 트렌치 절연(STI) 공정은 트렌치 에칭시 활성 영역쪽의 측면에 플랫 영역보다 에치가 더 많이 되는 트렌칭(trenching) 현상이 발생되어 굴곡진 프로파일을 갖게 된다.Referring to the drawings, a shallow trench isolation (STI) process results in a trenching phenomenon that is more etched than the flat region on the side of the active region side in trench etching, resulting in a curved profile.

본 발명이 이루고자 하는 기술적 과제는, 종래 기술의 문제점을 극복하여 트렌칭(trenching) 현상을 제거할 수 있는 반도체 장치의 얕은 트렌치 절연 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention provides a shallow trench isolation method for a semiconductor device capable of overcoming the problems of the prior art and eliminating trenching phenomenon.

제1도는 종래의 얕은 트렌치 절연(STI)방법을 이용할 때 트렌칭 현상이 발생함을 설명하기 위한 공정 단면도이다.FIG. 1 is a process cross-sectional view for explaining that a trenching phenomenon occurs when a conventional shallow trench isolation (STI) method is used.

제2도는 본 발명에 의해 얕은 트렌치 절연(Shallow Trench Isolation) 공정에서 트렌칭 현상을 제거한 것을 나타낸 공정 단면도이다.FIG. 2 is a process sectional view showing that the trenching phenomenon is removed in a shallow trench isolation process according to the present invention.

제3도는 트렌치 에칭 전 반도체 기판상에 활성 영역과, 필드 영역을 한정하는 마스크 패턴을 형성한 단계를 나타낸 단면도이다.FIG. 3 is a sectional view showing a step of forming a mask pattern defining an active region and a field region on a semiconductor substrate before trench etching.

제4a도 내지 제4b도는 각각 기존 에천트 C₂/HBr만에 의한 트렌치 식각할 때의 프로파일 단면 사진과 기존 에천트에 SF₆첨가하여 트렌치 식각할 때의 프로파일 단면 사진을 나타낸다.Figs. 4a to 4b respectively show cross-sectional profile images of the trench etched by the conventional etchant C ₂ / HBr alone, and cross-sectional photographs of the trench etched by adding SF ₆ to the etchant.

* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS

20 : 실리콘 기판 22 : 실리콘 질화막20: silicon substrate 22: silicon nitride film

상기 과제를 달성하기 위하여 본 발명은 , 반도체 기판상에서 STI(Shallow Trench Isolation) 공정에 의해 활성 영역과 필드 영역을 형성하는 방법에 있어서, 상기 반도체 기판상에 상기 활성 영역과, 상기 필드 영역을 한정하는 마스크 패턴을 형성하고, 상기 마스크 패턴을 마스크로 하여 기존 에천트에 불소(F)함유 가스를 함유시켜 에칭을 행하여 상기 반도체 기판상에 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 얕은 트렌치 절연 방법을 제공한다.According to an aspect of the present invention, there is provided a method of forming an active region and a field region on a semiconductor substrate by a shallow trench isolation (STI) process, the method comprising: Forming a mask pattern on the semiconductor substrate; and forming a trench on the semiconductor substrate by etching the mask using the mask pattern as a mask and containing a fluorine (F) containing gas in the existing etchant. Trench isolation method.

바람직하게는, 상기 기존 에천트는 염소(C₂), HBr등이고 상기 불소(F) 함유가스는 SH₆, CF₄, CHF₃등을 사용한다.Preferably, the existing etchant is chlorine (C ₂ ), HBr or the like, and the fluorine (F) containing gas is SH ₆ , CF ₄ , CHF ₃ or the like.

따라서, 본 발명에 따르면 기존 에천트인 C₂, HBr의 가스 베이스에서 "T"를 함유한 가스를 소량 첨가해 줌으로써 트렌칭 현상을 최소화 하였고 이를 트렌치 에치에 적용함으로써 양호한 트렌치 프로파일을 얻을 수 있다.Therefore, according to the present invention, by adding a small amount of gas containing "T" in the existing gas bases of C ₂ , HBr, the trenching phenomenon is minimized and a good trench profile can be obtained by applying it to the trench etch.

이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하고자 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 의해 얕은 트렌치 절연(Shallow Trench Isolation)공정에서 트렌칭 현상을 제거한 것을 나타낸 공정 단면도이다.FIG. 2 is a process sectional view showing that a trenching phenomenon is removed in a shallow trench isolation process according to the present invention. FIG.

참조 번호 20은 실리콘 기판, 22는 마스크 층으로 실리콘 질화막이다.Reference numeral 20 denotes a silicon substrate, and reference numeral 22 denotes a silicon nitride film as a mask layer.

구체적으로, 본 발명은 반도체 기판상에 상기 활성 영역과, 상기 필드 영역을 한정하는 마스크 패턴을 형성하고, 마스크 패턴을 마스크로 하여 기존 에천트인 염소(C₂) HBr등에 불소(F) 함유가스는 SH₆, CF₄, CHF₃등을 함유시켜 에칭을 행하여 반도체 기판상에 트렌치를 형성한다.Specifically, the present invention forms a mask pattern defining the active region and the field region on a semiconductor substrate, and using a mask pattern as a mask, a fluorine (F) containing gas such as chlorine (C ₂ ) SH ₆ , CF ₄ , CHF _3, and the like are contained and etched to form a trench on the semiconductor substrate.

도면으로부터 알 수 있듯이 기존 에천트인 C₂, HBr의 가스 베이스에서 "T"를 함유한 가스를 소량 첨가해 줌으로써 트랜칭 현상을 최소화하여 양호한 트렌치 프로파일을 나타낸다.As can be seen from the figure, by adding a small amount of gas containing "T" in the gas base of C ₂ , HBr, which is an existing eutectic, the trenching phenomenon is minimized and a good trench profile is exhibited.

도 3은 트렌치 에칭 전 반도체 기판상에 활성 영역과, 필드 영역을 한정하는 마스크 패턴을 형성한 단계를 나타낸 단면도이다.3 is a cross-sectional view showing a step of forming a mask pattern defining an active region and a field region on a semiconductor substrate before trench etching.

참조 번호 20은 실리콘 기판, 22는 마스크 층으로 실리콘 질화막, 24는 고온 산화막(HTO)층을 나타낸다.Reference numeral 20 denotes a silicon substrate, 22 denotes a silicon nitride film as a mask layer, and 24 denotes a high temperature oxide (HTO) layer.

본 발명의 실험은 반응성 이온 식각(RIE)형의 장치(M/C)에 일정 수준의 회전 자장을 가해줌으로써 플라즈마를 생성시키는 MERIE P5000에서 실시하였다. 기존 에칭 조건은 C₂/HBr의 가스 베이스에 300W의 파워, 80가우스(G)의 자장 그리고 균일성(Uniformity)＜5%를 만족시키기 위한 저압 예컨대, 5~7mT로하여 2 스탭이 아닌 1 스텝 에칭으로 트렌칭 현상 억제하도록 했다.The experiment of the present invention was performed in a MERIE P5000 generating a plasma by applying a certain rotating magnetic field to a reactive ion etching (RIE) type device (M / C). Conventional etching conditions are as follows: a gas base of C ₂ / HBr has a power of 300 W, a magnetic field of 80 Gauss (G) and a low pressure for satisfying a uniformity of <5%, for example, 5-7 mT, Thereby suppressing the trenching phenomenon by etching.

이 조건에서의 에칭 특성은 측면 각(angle) 82~83˚, 산화막에 대한 선택비(sel to oxide) = 4:1, 0.4㎛ 에칭시 트렌칭 200Å 정도의 양상을 나타내고 있다. 이러한 트렌칭 현상은 이온 스퍼터닝이 주원인 이라 여겨지고 있으며 활성 영역쪽으로 이온들이 집중되어 짐으로써 심화되어 진다고 생각되어 진다.The etch characteristics in this condition are as follows: the angle is 82 to 83 degrees, the selectivity to the oxide film is 4: 1, and the etch rate is about 200 Å. This trenching phenomenon is thought to be mainly caused by ion sputtering and is intensified by the concentration of ions toward the active region.

이와같은 트렌칭 현상을 개선하고자 기존 가스에 "불소(F)" 다량 함유하고 있는 가스를 소량 첨가하여 실험하였다.In order to improve the trening phenomenon, a small amount of gas containing a large amount of "fluorine (F)" was added to the existing gas.

본 발명에 의한 실험에서는 SF6를 사용하였으며 1 sccm, 2sccm정도의 미량을 사용하여 기존 C₂, HBr만의 프로파일과 비교하여 보았다.In the experiment according to the present invention, SF6 was used and compared with the profile of only the existing C ₂ and HBr using a trace amount of about 1 sccm and 2 sccm.

도 4a 내지 도 4b는 각각 기존 에천트 C₂, HBr 만에의한 트렌치 식각할 때의 프로파일 단면 사진과 기존 에천트에 SF6 첨가하여 트렌치 식각할 때의 프로파일 단면 사진을 나타낸다.FIGS. 4A and 4B show profile cross-sectional photographs of the trench etched by the conventional etchant C ₂ and HBr, respectively, and cross-sectional photographs of the etched trench etched by adding SF 6 to the etchant.

마스크 레이어의 고온 산화막(High Temperature Oxide:HTO)의 소모량은 유의차 없었으며 프로파일상 각이 82˚에서 84~85˚로 약간 수직으로(vertical) 되었으며 200Å 정도 였던 트렌칭 현상은 발견할 수 없었다.The consumption of high temperature oxide (HTO) of the mask layer was not significant, and the profile angle was slightly vertical from 84 ° to 84 ° to 85 °, and no tangle phenomenon was found.

이는 SF6 가스의 첨가로 이온 스캐터닝을 균일하게하여 줌으로써 활성영역 쪽이 더 많이 식각되는 트렌칭현상을 최대한 억제하는 작용을 가져 왔다고 할 수 있다.It can be said that the addition of SF6 gas makes the ion scattening uniform, thereby minimizing the trenching phenomenon that the active region side is more etched.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.It is obvious that the present invention is not limited to the above embodiments and that many modifications are possible within the technical scope of the present invention by those skilled in the art.

따라서, 본 발명에 따르면 기존 에천트인 C₂, HBr의 가스 베이스에서 "F"를 함유한 가스를 소량 첨가해 줌으로써 트랜칭 현상을 최소화하였고 이를 0.4㎛깊이 트렌치 에치에 적용함으로써 양호한 트렌치 프로파일을 얻을 수 있었다.Accordingly, according to the present invention, by adding a small amount of gas containing "F" in the gas base of the existing ECC, C ₂ , HBr, the trenching phenomenon is minimized and a good trench profile can be obtained by applying this to a 0.4 μm deep trench etch there was.

Claims (4)

반도체 기판상에서 STI(Shallow Trenching Isolation)공정에 의해 활성 영역과 필드 영역을 형성하는 방법에 있어서, 상기 반도체 기판상에 상기 활성 영역과, 상기 필드 영역을 한정하는 마스크 패턴을 형성하고, 상기 마스크 패턴을 마스크로 하여 기존 에천트에 불고(F)함유 가스를 함유시켜 에칭을 행하여 상기 반도체 기판상에 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 얕은 트렌치 절연 방법.A method of forming an active region and a field region on a semiconductor substrate by a shallow trench isolation (STI) process, comprising: forming a mask pattern defining the active region and the field region on the semiconductor substrate; And forming a trench on the semiconductor substrate by etching the tantalum with a mask containing a (F) containing gas as a mask to form a trench on the semiconductor substrate. 제1항에 있어서, 상기 기존 에천트는 염소(C₂), HBr중 어느 하나이고 상기 불소(F) 함유가스는 SH₆, CF₄, CHF₃중 어느 하나를 사용하는 것을 특징으로 하는 반도체 장치의 얕은 트렌치 절연 방법.The semiconductor device according to claim 1, wherein the existing etchant is any one of chlorine (C ₂ ) and HBr, and the fluorine (F) containing gas is any one of SH ₆ , CF ₄ and CHF ₃ . Shallow trench isolation method. 제1항에 있어서, 상기 반도체 기판상에 트렌치를 형성하는 단계는 MERIE 형의 장치에서 C₂/HBr 가스 베이스에 2~3% 정도의 SF₆를 첨가시켜 트렌칭 현상을 억제하는 것을 특징으로 하는 반도체 장치의 얕은 트렌치절연 방법.The method of claim 1, wherein the forming of the trenches on the semiconductor substrate is performed by adding about 2 to about 3% of SF ₆ to the C ₂ / HBr gas base in the MERIE type device to suppress the toughening phenomenon A shallow trench isolation method of a semiconductor device. 제1항과 제3항에 있어서, 상기 반도체 기판상에 트렌치를 형성하는 단계는 2 스텝이 아닌 1 스텝 에칭으로하여 트렌칭 현상 억제하도록 하는 것을 특징으로 하는 반도체 장치의 얕은 트렌치 절연 방법.The shallow trench isolation method of claim 1 or 3, wherein the step of forming the trenches on the semiconductor substrate is to suppress the trenching phenomenon by one step etching instead of two steps. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임※ Note: It is disclosed by the contents of the first application.