KR970706537A - 디지탈 산술 회로(Digital arithmetic circuit) - Google Patents

디지탈 산술 회로(Digital arithmetic circuit) Download PDF

Info

Publication number
KR970706537A
KR970706537A KR1019970701836A KR19970701836A KR970706537A KR 970706537 A KR970706537 A KR 970706537A KR 1019970701836 A KR1019970701836 A KR 1019970701836A KR 19970701836 A KR19970701836 A KR 19970701836A KR 970706537 A KR970706537 A KR 970706537A
Authority
KR
South Korea
Prior art keywords
circuit
operand
digital arithmetic
arithmetic circuit
conducted
Prior art date
Application number
KR1019970701836A
Other languages
English (en)
Inventor
리차드 앤쏘니 에반스
Original Assignee
엔 에이 리들
더 세크리테리 오브 스테이트 포 디펜스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔 에이 리들, 더 세크리테리 오브 스테이트 포 디펜스 filed Critical 엔 에이 리들
Publication of KR970706537A publication Critical patent/KR970706537A/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G06F11/1497—Details of time redundant execution on a single processing unit
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
    • G06F7/5443—Sum of products
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Computational Mathematics (AREA)
  • Computing Systems (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Error Detection And Correction (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Hardware Redundancy (AREA)
  • Complex Calculations (AREA)

Abstract

디지탈 산술 회로(10)는 에러가 감지될 디지탈 회로(48)에 접속된 전도 회로(28)를 포함한다. 상기 회로(10)로의 피연산자 입력은 제1의 연산에서 비교 회로(82)에 저장되는 출력 결과를 발생한다. 상기 피연산자는 전도회로(28)에 의해 상기 회로(10)의 동작의 제2의 싸이클동안 전도되고 출력 결과는 비교 회로(82)에 의해 제1의 연산의 결과와 비교된다. 상기 비교의 결과 0이 아니면 상기 회로(10)의 동작에서 에러가 발생했음을 나타낸다.

Description

디지탈 산술 회로(Digital arithmetic circuit)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 디지탈 산술 회로, 제3도는 승산기-누산기(multiplier-accumulator) 형태의 본 발명의 디지탈 산술 회로의 다른 실시예.

Claims (13)

  1. 회로(10)에 적어도 하나의 피연산자를 제공하기 위한 공급 수단(12 내지 18)을 포함하는 디지탈 산출회로에 있어서, 상기 회로로의 적어도 하나의 피연산자를 전도하기 위한 수단(28), 및 상기 회로의 동작에서 에러의 발생 또는 그 반대의 지시를 제공하기 위해서 전도된 피연산자와 전도되지 않은 피연산자에서 발생하는 회로 출력(98 내지 106)으로부터 비교값을 획득하기 위한 수단(82)을 포함하는 것을 특징으로 하는 디지탈 산술 회로.
  2. 적어도 하나의 입력 피연산자를 제공하기 위한 입력 수단(12 내지 18)을 포함하는 디지탈 산술 회로에 있어서, 상기 회로로의 적어도 하나의 피연산자를 전도하기 위한 전도 수단(28), 및 상기 회로의 동작에서 에러의 발생 또는 그 반대의 지시를 제공하기 위해서 전도된 피연산자와 전도되지 않은 피연산자에 해당하는 회로 출력 신호를 비교하기 위한 비교 수단(82)을 포함하는 것을 특징으로 하는 디지탈 산술 회로.
  3. 제1항 또는 제2항에 있어서, 다른 유사한 회로에 의한 비전도된 피연산자를 갖는 회로 출력의 계산과 동시에 전도된 피연산자에 대한 회로 출력 신호를 계산하도록 정렬되는 것을 특징으로 하는 디지탈 산술 회로.
  4. 제1항 또는 제2항에 있어서, 비전도된 피연산자로부터 출력의 발생과 상이한 시간에 전도된 피연산자로부터 출력을 발생하도록 정렬되는 것을 특징으로 하는 디지탈 산술 회로.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 회로의 동작에서 에러의 발생에 반응해서 0이 아닌 비교값을 제공하도록 정렬되는 것을 특징으로 하는 디지탈 산술 회로.
  6. 제2항 내지 제5항 중 어느 한 항에 있어서, 상기 입력 수단(12 내지 26)은 적어도 두 입력 피연산자를 제공하도록 정렬되는 것을 특징으로 하는 디지탈 산술 회로.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 입력 피연산자는 2의 보수인 것을 특징으로 하는 디지탈 산술 회로.
  8. 제7항에 있어서, 입력 피연산자를 서로 더하도록 정렬된 것을 특징으로 하는 디지탈 산술 회로.
  9. 제7항에 있어서, 승산기-누산기 회로(212)로 정렬되는 것을 특징으로 하는 디지탈 산술 회로.
  10. 제2항 내지 제9항 중 어느 한 항에 있어서, 상기 비교 수단은 상기 회로 내에서 결함의 위치의 지시를 제공하도록 정렬되는 것을 특징으로 하는 디지탈 산술 회로.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 부호화된 2진수 표현(SBNR) 동작에 맞게 정렬되는 것을 특징으로 하는 디지탈 산술 회로.
  12. 상기 회로(10)로 적어도 하나의 입력 피연산자를 제공하는 단계와; 적어도 하나의 입력 피연산자를 전도하는 단계; 및 회로의 동작에서 에러의 발생 또는 그 반대를 나타내는 비교값을 제공하기 위해서 전도된 피연산자와 전도되지 않은 피연산자로부터 발생하는 회로 출력을 비교하는 단계를 포함하는 것을 특징으로 하는 디지탈 산술 회로(10)의 동작에서 에러 감지 방법.
  13. 회로 동작에서 에러 감지하기 위한 디지탈 산술 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970701836A 1994-09-22 1995-09-11 디지탈 산술 회로(Digital arithmetic circuit) KR970706537A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
GB9419072A GB2293469A (en) 1994-09-22 1994-09-22 Error detection in arithmetic circuit.
GB9419072.5 1994-09-22
PCT/GB1995/002139 WO1996009586A1 (en) 1994-09-22 1995-09-11 Digital arithmetic circuit

Publications (1)

Publication Number Publication Date
KR970706537A true KR970706537A (ko) 1997-11-03

Family

ID=10761713

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970701836A KR970706537A (ko) 1994-09-22 1995-09-11 디지탈 산술 회로(Digital arithmetic circuit)

Country Status (8)

Country Link
US (1) US5880982A (ko)
EP (1) EP0782727B1 (ko)
JP (1) JPH10505929A (ko)
KR (1) KR970706537A (ko)
CA (1) CA2200715A1 (ko)
DE (1) DE69505554T2 (ko)
GB (1) GB2293469A (ko)
WO (1) WO1996009586A1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1271317A1 (en) * 2001-06-29 2003-01-02 Nagracard S.A. System-on-chip with time redundancy operation
KR100476892B1 (ko) * 2002-04-29 2005-03-17 삼성전자주식회사 데이터의 부정조작을 방지하는 방법 및 그것을 이용한데이터 처리 시스템
DE102004008901A1 (de) * 2004-02-24 2005-09-15 Giesecke & Devrient Gmbh Sichere Ergebniswertberechnung
FR2870021B1 (fr) * 2004-05-07 2006-07-21 Alcatel Sa Procede et dispositif de gestion d'un bus
US7225381B1 (en) 2005-06-02 2007-05-29 Lehman Thomas F Error detection and correction method
FR2925720B1 (fr) * 2007-12-21 2009-12-11 Thales Sa Systeme securise de transmission de donnees.
US8055697B2 (en) * 2008-03-28 2011-11-08 Intel Corporation Method and device for dynamically verifying a processor architecture
JP5407589B2 (ja) * 2009-06-29 2014-02-05 富士通株式会社 演算回路および演算処理装置ならびに演算処理方法
GB2528443B (en) * 2014-07-21 2016-12-14 Ibm Checking arithmetic computations
CN107329864B (zh) * 2017-06-28 2020-09-11 中国航空工业集团公司雷华电子技术研究所 一种处理机信号故障自动定位方法
EP3629177B1 (de) * 2018-09-28 2021-09-01 Sick Ag Verfahren zum überprüfen eines betriebs eines elektronischen datenverarbeitungsmittels
TW202324098A (zh) * 2021-12-07 2023-06-16 財團法人工業技術研究院 錯誤偵測與更正裝置及其方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3166737A (en) * 1960-12-23 1965-01-19 Ibm Asynchronous data processor
FR2056229A5 (ko) * 1969-07-31 1971-05-14 Ibm
US3665394A (en) * 1970-09-23 1972-05-23 Gte Automatic Electric Lab Inc Data error detector for determining the error rate prior to equalization
US4001570A (en) * 1975-06-17 1977-01-04 International Business Machines Corporation Arithmetic unit for a digital data processor
JPH01180043A (ja) * 1988-01-08 1989-07-18 Fujitsu Ltd 加減算方式
JPH04180134A (ja) * 1990-11-15 1992-06-26 Nec Ibaraki Ltd 疑似エラー発生方式
US5140545A (en) * 1991-02-13 1992-08-18 International Business Machines Corporation High performance divider with a sequence of convergence factors
KR950009682B1 (ko) * 1993-04-30 1995-08-26 현대전자산업주식회사 병렬 증분기를 이용한 2의 보수기
JPH07191831A (ja) * 1993-12-27 1995-07-28 Fujitsu Ltd 演算装置
DE4406391C1 (de) * 1994-02-26 1995-03-16 Bosch Gmbh Robert Elektronisches Rechenwerk
US5798958A (en) * 1996-06-05 1998-08-25 Samsung Electronics Co., Ltd. Zero detect for binary sum

Also Published As

Publication number Publication date
CA2200715A1 (en) 1996-03-28
WO1996009586A1 (en) 1996-03-28
GB9419072D0 (en) 1994-11-09
EP0782727B1 (en) 1998-10-21
US5880982A (en) 1999-03-09
DE69505554T2 (de) 1999-04-22
DE69505554D1 (de) 1998-11-26
GB2293469A (en) 1996-03-27
EP0782727A1 (en) 1997-07-09
JPH10505929A (ja) 1998-06-09

Similar Documents

Publication Publication Date Title
KR970706537A (ko) 디지탈 산술 회로(Digital arithmetic circuit)
KR950033803A (ko) 다중 비트 시프트 장치, 이것을 이용한 데이타 프로세서, 및 다중 비트 시프트 방법
KR890008677A (ko) 디지탈 멀티플라이어 회로 및 디지탈 멀티플라이어-어큐뮬레이터 회로
JPH031229A (ja) 演算装置
US3717871A (en) Keyboard input device
KR960001991A (ko) 정보 처리 장치
US6314443B1 (en) Double/saturate/add/saturate and double/saturate/subtract/saturate operations in a data processing system
KR900015003A (ko) 데이타 프로세서
US6151616A (en) Method and circuit for detecting overflow in operand multiplication
KR940009819A (ko) 데이타 처리 시스템의 오프셋 값 계산 회로 및 방법
GB2354091A (en) Zero result prediction.
KR940007722A (ko) 고속 마이크로프로세서 브랜치 결정 회로
KR100385233B1 (ko) 데이터 프로세싱 시스템의 익스포넌트 유닛
KR100486255B1 (ko) 데이터 검출회로 및 데이터 검출 방법
KR0145893B1 (ko) 오버플로 방지 장치
KR0145892B1 (ko) 귀환회로를 설치한 오버플로 플래그 레지스터
JP2591250B2 (ja) データ処理装置
KR870006716A (ko) 디지탈 레벨 검출 회로
KR920022694A (ko) 이상검출표시 회로가 내장된 반도체소자
KR200156144Y1 (ko) 절대값 계산 회로
SU1603377A1 (ru) Двоичный последовательный сумматор
GB2307573A (en) Digital arithmetic circuit
JP3110072B2 (ja) 事前正規化回路
KR910000151Y1 (ko) 콤팩트 디스크 드라이브의 보완된 동기 검출회로
JP2558152B2 (ja) カウンタの誤り検出装置

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid