KR970706537A - 디지탈 산술 회로(Digital arithmetic circuit) - Google Patents
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Abstract
디지탈 산술 회로(10)는 에러가 감지될 디지탈 회로(48)에 접속된 전도 회로(28)를 포함한다. 상기 회로(10)로의 피연산자 입력은 제1의 연산에서 비교 회로(82)에 저장되는 출력 결과를 발생한다. 상기 피연산자는 전도회로(28)에 의해 상기 회로(10)의 동작의 제2의 싸이클동안 전도되고 출력 결과는 비교 회로(82)에 의해 제1의 연산의 결과와 비교된다. 상기 비교의 결과 0이 아니면 상기 회로(10)의 동작에서 에러가 발생했음을 나타낸다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 디지탈 산술 회로, 제3도는 승산기-누산기(multiplier-accumulator) 형태의 본 발명의 디지탈 산술 회로의 다른 실시예.
Claims (13)
- 회로(10)에 적어도 하나의 피연산자를 제공하기 위한 공급 수단(12 내지 18)을 포함하는 디지탈 산출회로에 있어서, 상기 회로로의 적어도 하나의 피연산자를 전도하기 위한 수단(28), 및 상기 회로의 동작에서 에러의 발생 또는 그 반대의 지시를 제공하기 위해서 전도된 피연산자와 전도되지 않은 피연산자에서 발생하는 회로 출력(98 내지 106)으로부터 비교값을 획득하기 위한 수단(82)을 포함하는 것을 특징으로 하는 디지탈 산술 회로.
- 적어도 하나의 입력 피연산자를 제공하기 위한 입력 수단(12 내지 18)을 포함하는 디지탈 산술 회로에 있어서, 상기 회로로의 적어도 하나의 피연산자를 전도하기 위한 전도 수단(28), 및 상기 회로의 동작에서 에러의 발생 또는 그 반대의 지시를 제공하기 위해서 전도된 피연산자와 전도되지 않은 피연산자에 해당하는 회로 출력 신호를 비교하기 위한 비교 수단(82)을 포함하는 것을 특징으로 하는 디지탈 산술 회로.
- 제1항 또는 제2항에 있어서, 다른 유사한 회로에 의한 비전도된 피연산자를 갖는 회로 출력의 계산과 동시에 전도된 피연산자에 대한 회로 출력 신호를 계산하도록 정렬되는 것을 특징으로 하는 디지탈 산술 회로.
- 제1항 또는 제2항에 있어서, 비전도된 피연산자로부터 출력의 발생과 상이한 시간에 전도된 피연산자로부터 출력을 발생하도록 정렬되는 것을 특징으로 하는 디지탈 산술 회로.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 회로의 동작에서 에러의 발생에 반응해서 0이 아닌 비교값을 제공하도록 정렬되는 것을 특징으로 하는 디지탈 산술 회로.
- 제2항 내지 제5항 중 어느 한 항에 있어서, 상기 입력 수단(12 내지 26)은 적어도 두 입력 피연산자를 제공하도록 정렬되는 것을 특징으로 하는 디지탈 산술 회로.
- 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 입력 피연산자는 2의 보수인 것을 특징으로 하는 디지탈 산술 회로.
- 제7항에 있어서, 입력 피연산자를 서로 더하도록 정렬된 것을 특징으로 하는 디지탈 산술 회로.
- 제7항에 있어서, 승산기-누산기 회로(212)로 정렬되는 것을 특징으로 하는 디지탈 산술 회로.
- 제2항 내지 제9항 중 어느 한 항에 있어서, 상기 비교 수단은 상기 회로 내에서 결함의 위치의 지시를 제공하도록 정렬되는 것을 특징으로 하는 디지탈 산술 회로.
- 제1항 내지 제10항 중 어느 한 항에 있어서, 부호화된 2진수 표현(SBNR) 동작에 맞게 정렬되는 것을 특징으로 하는 디지탈 산술 회로.
- 상기 회로(10)로 적어도 하나의 입력 피연산자를 제공하는 단계와; 적어도 하나의 입력 피연산자를 전도하는 단계; 및 회로의 동작에서 에러의 발생 또는 그 반대를 나타내는 비교값을 제공하기 위해서 전도된 피연산자와 전도되지 않은 피연산자로부터 발생하는 회로 출력을 비교하는 단계를 포함하는 것을 특징으로 하는 디지탈 산술 회로(10)의 동작에서 에러 감지 방법.
- 회로 동작에서 에러 감지하기 위한 디지탈 산술 회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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