KR970078031A - Pll주파수 신디사이저 및 그 제어회로 - Google Patents

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야스노부 가미구보
마사노부 오니즈카
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이데이 노부유키
소니 가부시기가이샤
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Abstract

프렉셔널N(Fractional Number)방식 PLL주파수 신디사이저에 있어서, 레퍼런스사이클마다 N치를 변화시키기 위한 프랙셔널N방식 제어회로를, 미리 캐리신호가 출력되는 타이밍을 고려하여, 분주회로(D-플립플롭)와 논리회로(배타적 OR회로, AND회로 및 OR회로)와의 조합에 의하여 구성한다. 이와 같이 구성함으로써, 프랙셔널N방식 PLL주파수 신디사이저는 저잡음으로 활성화할 수 있고, 짧은 로크업시간을 제공할 수 있다.

Description

PLL주파수 신디사이저 및 그 제어회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 일실시형태에 따른 프랙셔널N방식 제어회로를 나타낸 블럭도.

Claims (13)

  1. PLL주파수 신디사이저에 있어서, 소정 주파수의 레퍼런스클록의 1주기마다 분주치(分周値)를 변화시키는 제어회로로서, 레퍼런스클록을 소정의 분주비로 분주하는 분주회로와, 레퍼런스클록의 주파수와 채널간격으로 정해지는 m(m은 자연수)치를 설정하는 데이타와 상기 분주회로에 의한 분주출력과의 논리를 취함으로써 상기 분주치를 변화시키는 캐리신호를 출력하는 논리회로와를 구비한 것을 특징으로 하는 PLL주파수 신디사이저의 제어회로.
  2. 청구항 1에 있어서, 상기 분주회로는 D-플립플롭으로 이루어지는 것을 특징으로 하는 PLL주파수 신디사이저의 제어회로.
  3. 청구항 1에 있어서, 상기 논리회로는 논리게이트로 이루어지는 것을 특징으로 하는 PLL주파수 신디사이저의 제어회로.
  4. 청구항 1에 있어서, 상기 m치가 2비트의 데이타로 설정될 때, 상기 분주회로는, 레퍼런스클록을 분주하는 제1의 플립플롭과, 상기 제1의 플립플롭의 출력과 상기 2비트의 데이타의 하위비트의 반전(反轉)데이타를 2입력으로 하는 선택회로와, 상기 선택회로의 출력을 다시 분주하는 제2의 플립플롭과로 이루어지고, 상기 논리회로는, 상기 2비트의 데이타 및 상기 제2의 플립플롭의 출력을 3입력으로 하는 제1의 논리회로와, 상기 2비트의 데이타의 상위비트 및 상기 제1 및 제2의 플립플롭의 각 출력을 3입력으로 하는 제2의 논리회로와, 상기 2비트의 데이타의 상위비트 및 상기 제1의 플립플롭의 출력을 2입력으로 하는 제3의 논리회로와, 상기 제1, 제2 및 제3의 논리회로의 각 출력을 3입력으로 하는 제4의 논리회로와로 이루어지는 것을 특징으로 하는 PLL주파수 신디사이저의 제어회로.
  5. 청구항 4에 있어서, 상기 선택회로는 배타적 OR회로로 이루어지는 것을 특징으로 하는 PLL주파수 신디사이저의 제어회로.
  6. 청구항 4에 있어서, 상기 제1, 제2 및 제3의 논리회로는 각각 AND회로로 이루어지고, 상기 제4의 논리회로는 OR회로로 이루어지는 것을 특징으로 하는 PLL주파수 신디사이저의 제어회로.
  7. 청구항 4에 있어서, 상기 m치가 4로 설정되고, 상기 제1 및 제2의 플립플롭에 의하여 1/4로 분주되는 것을 특징으로 하는 PLL주파수 신디사이저의 제어회로.
  8. 로패스필터와, 상기 로패스필터로부터의 출력신호에 따라서 발진주파수가 제어되는 전압가변제어발진기와, 상기 전압가변제어발진기로부터 공급된 신호 및 데이타설정회로로부터 공급된 제어신호에 따라서 상기 신호를 각각 카운트하는 제1 및 제2의 카운터와, 상기 제2의 카운터로부터의 출력신호가 공급되고, 이 신호와 상기 전압가변제어발진기로부터의 출력신호의 위상을 비교하는 위상비교기와, 레퍼런스발진기로부터의 출력신호와 상기 데이타설정회로로부터의 출력신호가 공급되고, 이로써 제어신호를 출력하는 프랙셔널제어회로와, 상기 프랙셔널제어회로로부터 공급된 출력신호가 공급되고, 이로써 제어신호를 출력하는 프랙셔널제어회로와, 상기 프랙셔널제어회로로부터 공급된 출력신호와 상기 위상비교기로부터 공급된 출력신호를 수신하고, 상기 로패스필터에 출력신호를 공급하는 차지펌프회로와를 구비한 것을 특징으로 하는 PLL주파수 신디사이저.
  9. 청구항 8에 있어서, 상기 프랙셔널제어회로는 소정 주파수의 레퍼런스클록의 1주기마다 분주치를 변화시키는 제어회로로서, 레퍼런스클록을 소정의 분주비로 분주하는 분주회로와, 레퍼런스클록의 주파수와 채널간격으로 정해지는 m(m은 자연수)치를 설정하는 데이타와 상기 분주회로에 의한 분주출력이 공급되고, 이 데이타 및 분주출력에 따라서 상기 분주치를 변화시키는 캐리신호를 출력하는 논리회로와를 구비한 것을 특징으로 하는 PLL주파수 신디사이저.
  10. 청구항 9에 있어서, 상기 논리회로는 논리 게이트로 이루어지고, 상기 분주회로는 D-플립플롭으로 이루어지는 것을 특징으로 하는 PLL주파수 신디사이저.
  11. 청구항 9에 있어서, 상기 프랙셔널제어회로는 소정 주파수의 레퍼런스클록이 1주기마다 분주치를 변화시키는 제어회로로서, 상기 분주회로 및 상기 논리회로를 포함하고, 상기 m치가 2비트의 데이타로 설정될 때, 상기 분주회로는, 레퍼런스클록을 분주하는 제1의 플립플롭과, 상기 제1의 플립플롭의 출력과 상기 2비트의 데이타의 하위비트의 반전데이타를 2입력으로 하는 선택회로와, 상기 선택회로의 출력을 분주하는 제2의 플립플롭과로 이루어지고, 상기 논리회로는, 상기 2비트의 데이타 및 상기 제2의 플립플롭의 출력을 3입력으로하는 제1의 논리회로와, 상기 2비트의 데이타의 상위비트 및 상기 제1 및 제2의 플립플롭의 각 출력을 3입력으로 하는 제2의 논리회로와, 상기 2비트의 데이타의 상위비트 및 상기 제1의 플립플롭의 출력을 2입력으로 하는 제3의 논리회로와, 상기 제1, 제2 및 제3의 논리회로의 각 출력을 3입력으로 하는 제4의 논리회로와로 이루어지는 것을 특징으로 하는 PLL주파수 신디사이저.
  12. 청구항 11에 있어서, 상기 선택회로는 배타적 OR회로로 이루어지고, 상기 제1, 제2 및 제3의 논리회로는 각각 AND회로로 이루어지고, 상기 제4의 논리회로는 OR회로로 이루어지는 것을 특징으로 하는 PLL주파수 신디사이저.
  13. 청구항 11에 있어서, 상기 m치가 4로 설정되고, 상기 제1 및 제2의 플립플롭에 의하여 1/4로 분주되는 것을 특징으로 하는 PLL주파수 신디사이저.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970018634A 1996-05-20 1997-05-15 Pll주파수 신디사이저 및 그 제어회로 KR970078031A (ko)

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