KR970076853A - 반도체 기억 장치 - Google Patents

반도체 기억 장치 Download PDF

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KR970076853A
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야스지 고시까와
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가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
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Abstract

본 발명은, 독출 시간이 비교적 짧은 반도체 기억 장치를 제공한다. 독출 경로는, 하나의 비트선 쌍이 거기로 입력되는 복수의 센서 증폭기들에 접속되며, 제1데이타 증폭기로 입력되는, 제1리드 버스쌍(read bus pair); 상기 비트선쌍이 거기로 입력되는 상기 센스 증폭기들에 접속되는 상기 제1데이타 증폭기에 접속되며, 프리챠아지(precharge)회로에 또한 접속되며, 제2데이타 증폭기로 입력되는, 제2리드 버스쌍; 상기 제2데이타 증폭기로부터 출력되며, 데이터 출력버퍼로 입력되는, 제3리드 버스; 및 상기 데이타 출력 버퍼로부터 출력 단자까지 연장되는 버스로부터 형성된다. 상기 프리챠아지 회로는, 상기 제2데이타 증폭기 및 상기 제2리드 버스의 접속점으로부터 이격된 점에서 상기 제2리드 버스에 접속된 상기 제1데이타 증폭기의 부근에서 상기 제2리드 버스에 접속된다

Description

반도체 기억 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1바람직한 실시례를 보여주는 반도체 기억 장치의 회로도.

Claims (5)

  1. 하나의 비트선 쌍이 거기로 입력되는 센스 증폭기에 접속되며, 제1데이타 증폭기로 입력되는, 제1리드 버스(read bus); 복수의 제1데이타 증폭기들에 접속되며, 프리챠아지(precharge)회로에 또한 접속되며, 제2데이타 증폭기로 입력되는, 제2리드 버스; 상기 제2데이타 증폭기로부터 출력되며, 데이터 출력 버퍼로 입력되는, 제3리드 버스; 및 상기 데이타 출력 버퍼로부터 출력 단자까지 연장하는, 추가 버스를 포함하되, 상기 제1, 제2 및 제3리드 버스들 및 상기 추가 버스는, 상호협동하에 독출 경로를 형성하며; 상기 프리챠아징 회로는, 상기 제2데이타 증폭기 및 상기 제2리드 버스의 접속점으로부터 이격되는 위치에서 상기 제2리드 버스에 접속되는 상기 제1데이타 증폭기들 중의 어느 하나의 근접 위치에서 상기 제2리드 버스에 접속되는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 제2리드 버스는, 상기 제2데이타 증폭기로부터 기생 저항이 가장 높은 위치에서 상기 제2리드 버스의 배선에 접속되는 상기 제1데이타 증폭기들 중의 어느 하나의 근접 위치를 포함하는 복수의 위치에서 복수의 프리챠아지 회로에 접속되는 것을 특징으로 한는 반도체 기억장치.
  3. 복수의 센스 증폭기들; 복수의 제1데이타 증폭기들; 전위차가 상기 제1데이타 증폭기에 의하여 증폭되도록 상가 제1데이타 증폭기들의 하나 및 상기 센스 증폭기들에 입력되는, 제1리드 버스쌍; 프리챠아지 회로; 제2데이타 증폭기; 상기 제1데이타 증폭기들, 상기 프리챠아지 회로 및 상기 제2데이타 증폭기로 입력되며, 상기 프리챠아지 회로에 의해 일정 능력으로 제1전위로 구동되면서, 상기 제1데이타 증폭기들 중의 어느 하나에 의해 상기 제1리드 버스쌍의 데이타에 응하는 능력으로 제2전위로 구동되는, 제2리드 버스쌍; 데이타 출력버퍼; 상기 제2데이타 증폭기 및 상기 데이타 출력버퍼로 입력되며, 상기 제2리드 버스 쌍의 전위차에 응하여 상기 제2데이타 증폭기에 의해 증폭되는, 제3리드 버스쌍; 상기 데이터 출력 버퍼로부터 상기 출력 단자까지 연장하는 추가 버스를 포함하되, 상기 제1, 제 2 및 제3리드 버스들 및 상기 추가 버스는, 상호협동하여 독출 경로를 형성하며; 상기 프리챠아징 회로는, 상기 제2데이타 증폭기로부터 기생 저항이 가장 높은 위치에서 상기 제2리드 버스쌍의 배선에 접속되는 상기 제1데이타 증폭기들 중의 어느 하나의 근접 위치에서 상기 제2리드 버스쌍을 구동하는 것을 특징으로 하는 반도체 기억장치.
  4. 복수의 센서 증폭기들; 복수의 제1데이타 증폭기들; 전위차가 상기 제1데이타 증폭기에 위하여 증폭되도록 상기 제1데이타 증폭기들의 하나 및 상기 센서 증폭기들에 입력되는, 제1리드 버스쌍; 복수의 프리챠아지 회로들; 제2데이타 증폭기; 상기 제1데이타 증폭기들, 상기 프리챠아지 회로들 및 상기 제2데이타 증폭기로 입력되며, 상기 프리챠아지 회로에 의해 일정 능력으로 제1전위로 구동되면서, 상기 제1데이타 증폭기들 중의 어느 하나에 의해 상기 제1리드 버스쌍의 데이타에 응하는 능력으로 제2전위로 구동되는, 제2리드 버스쌍; 데이타 출력 버퍼; 상기 제2데이타 증폭기 및 상기 데이타 출력 버퍼로 입력되며, 상기 제2리드 버스쌍의 전위차에 응하여 상기 제2데이타 증폭기에 의해 증폭되는, 제3리드 버스쌍; 출력 단자; 및 상기 데이타 출력 버퍼로부터 상기 출력 단자까지 연장하는 추가 버스를 포함하되, 상기 제1, 제2 및 제3리드 버스들 및 상기 추가 버스는, 상호협동하여 독출 경로를 형성하며; 상기 프리챠아징 회로들은, 상기 제2데이타 증폭기로부터 기생 저항이 가장 높은 위치에서 상기 제2리드 버스쌍의 배선에 접속되는 상기 제1데이타 증폭기들 중의 어느 하나의 근접 위치를 포함하는 상기 제2리드 버스쌍의 복수의 위치에서 상기 제2리드 버스쌍에 접속되는 것을 특징으로 하는 반도체 기억 장치.
  5. 제4항에 있어서, 상기 제2리드 버스쌍은, 상기 제1데이타 증폭기들 중 상기 제2리드 버스쌍을 제2전위로 구동하고 있는 어느 하나의 증폭기가 상기 제2리드 버스쌍에 접속되는 위치에 대해, 상기 프리챠아징 회로들 중 위치와 가장 가까운 위치에서 상기 제2리드 버스쌍과 접속되는 상기 회로들 중의 어느 하나에 의해 상기 제1전위로 구동되는 것을 특징으로 하는 반도체 기억 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970020506A 1996-05-24 1997-05-24 반도체 기억 장치 KR100256831B1 (ko)

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