KR970063907A - 가변 이득 증폭 회로 - Google Patents

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가네꼬 히사시
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Abstract

저항을 경유해서 서로에게 접속되는 에미터들을 갖는 제1 및 제2트랜지스터로 형성되는 차동 증폭기에 있어서, 입력 신호는 제1트랜지스터의 베이스에 제공된다.다른 한편으로, 제2트랜스터의 베이스에는 외부 정전압이 제공된다. 제2트랜지스터의 에미터 전류를 제어하기 위해서, 제어 전압이 제공되는 베이스를 갖는 제3트랜지스터가 가해진다. 제3트랜지스터의 에미터는 제2트랜지스터의 에미터에 공통적으로 접속되고, 콜렉터는 고 전원 전압 단자에 접속된다. 제3트랜지스터의 베이스의 제어 전압과 제2트랜지스터의 베이스의 정전압중에 적어도 하나를 변화시킴으로써 회로의 이득이 제어될 수 있다. 또한, 전원에 관하여 1단 접속으로 접속되고저 전력 소스 전압으로의 동작이 가능하게 된다.

Description

가변 이득 증폭 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 가변 이득 증폭 회로의 제1실시예의 구조를 도시하는 회로도.

Claims (11)

  1. 가변 이득 증폭 회로에 있어서, 입력 신호가 제공되는 베이스, 전원 단자에 접속되는 콜렉터 및 회로 노드에 접속되는 에미터를 갖는 제1트랜지스터; 제1정전압이 제공되는 베이스와 상기 회로 노드에 접속되는 에미터를 갖는 제2트랜지스터; 상기 회로 노드에 정전류를 제공하는 정전류원; 상기 제2트랜지스터의 콜렉터와 상기 전원 단자 사이에 제공되는 제1하; 및 상기 제2트랜지스터의 에미터 전류를 제어하기 위해 상기 제2트랜지스터의 상기 에미터에 접속되는 에미터와 제2정전압이 제공되는 베이스를 갖는 제3트랜지스터를 포함하는 것을 특징으로 하는 가변 이득 증폭 회로.
  2. 제1항에 있어서, 회로 이득이 상기 제1 및 제2정전압들 중 적어도 하나를 제어함으로서 제어되는 것을 특징으로 하는 가변 이득 증폭 회로.
  3. 제2항에 있어서, 상기 제1 및 제2트랜지스터의 각 에미터들과 상기 회로 노드 사이에 각각 제공되는 제1 및 제2저항들을 더 포함하는 것을 특징으로 하는 가변 이득 증폭 회로.
  4. 제2항에 있어서, 상기 제3트랜지스터의 콜렉터가 상기 전원 단자에 접속되는 것을 특징으로 하는 가변 이득 증폭 회로.
  5. 제3항에 있어서, 상기 제3트랜지스터의 콜렉터와 상기 전원 단자 사이에 제공되는 제2부하를 더 포함하고, 회로 출력이 상기 제1 및 제2부하 각각으로부터 유도되는 것을 특징으로 하는 가변 이득 증폭 회로.
  6. 제5항에 있어서, 상기 제1 및 제2부하가 저항인 것을 특징으로 하는 가변 이득 증폭 회로.
  7. 가변 이득 증폭 회로에 있어서, 입력 신호가 제공되는 베이스, 전원 단자에 접속되는 콜렉터 및 회로 노드에 접속되는 에미터를 갖는 제1트랜지스터; 제1정전압이 제공되는 베이스와 상기 회로 노드에 접속되는 에미터를 갖는 제2트랜지스터; 상기 회로 노드에 정전류를 제공하는 정전류원; 상기 제2트랜지스터의 에미터 전류를 제어하기 위해 상기 제2트랜지스터의 상기 에미터에 접속도는 에미터와 제2정전압이 제공되는 베이스를 갖는 제3트랜지스터; 및 제어 전압을 따라 상기 제2트랜지스터의 콜렉터 전류를 제어하기 위해 상기 제2트랜지스터와 콜렉터와 상기 전원 단자 사이에 접속되는 콜렉터 전류 제어 회로를 포함하는 것을 특징으로 하는 가변 이득 증폭 회로.
  8. 제7항에 있어서, 회로 이득이 상기 제1 및 제2정전압들중 적어도 하나의 정전압과 상기 제어 전압을 제어함으로써 제어되는 것을 특징으로 하는 가변 이득 증폭 회로.
  9. 제8항에 있어서, 상기 제1 및 제2트랜지스터들의 각각의 에미터들과 상기 회로 노드 사이에 각각 제공되는 제1 및 제2저항들을 포함하는 것을 특징으로 하는 가변 이득 증폭 회로.
  10. 제9항에 있어서, 상기 콜렉터 전류 제어 회로는 상기 제2트랜지스터의 콜렉터에 접속되는 에미터를 각각 갖는 제4 및 제5트랜지스터를 포함하고, 상기 제4 및 제5트랜지스터에는 상기 제어 전압으로서 제3 및 제4정전압이 각각 제공되는 것을 특징으로 하는 가변 이득 증폭 회로.
  11. 제10항에 있어서, 제5트랜지스터의 콜렉터 사이에 제공되는 저항을 포함하고, 회로 출력은 상기 저항으로부터 유도되는 것을 특징으로 하는 가변 이득 증폭 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970003820A 1996-02-07 1997-02-06 가변 이득 증폭 회로 KR100245441B1 (ko)

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