KR970053913A - Semiconductor device and manufacturing method thereof - Google Patents

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Abstract

본 발명은 숏채널효과를 감소시킬 수 있으며, 0.1㎛정도의 채널길이를 콘트롤하는 것이 가능한 반도체 장치 및 그의 제조방법에 관한 것으로서, 내부에 절연막을 포함한 SOI 기판과, SOI기판상에 형성된, p형 모스 트랜지스터 영역 및 n형 모스 트랜지스터 영역을 분리하기 위한 분리영역과, n형 모스 트랜지스터 영역의 기판내에 형성된 n+형 제1고농도 불순물 영역과, n형 모스 트랜지스터 영역의 기판내의 상기 n+형 제1고농도 불순물 영역과, 상기 n형 모스 트랜지스터 영역의 기판내의 각 n-형 저농도 불순물 영역 일측에 각각 형성된 p형 불순물 영역과, n형 모스 트랜지스터 영역의 기판내의 각 상기 p형 불순물 영역의 일측에 각각 형성된 n+형 제2고농도 불순물 영역과, p형 모스 트랜지스터 영역의 기판내에 형성된 p+형 제1고농도 불순물 영역의 양측에 각각 형성된 p-형 저농도 불순물 영역과, p형 모스 트랜지스터 영역의 기판내의 각 p-형 저농도 불순물 영역의 일측에 각각 형성된 n형 불순물 영역과, p형 모스 트랜지스터 영역의 기판내의 각 n형 불순물 영역의 일측에 각각 형성된 p+형 제2고농도 불순물 영역과, n형 모스 트랜지스터 영역의 기판상에 형성된 제1게이트절연막과, p형 모스 트랜지스터 영역의 기판상에 형성된 제2게이트절연막과, n+형 제1고농도 불순물 영역상부의 제1게이트 절연막상에 형성된 제1절연막과, p+형 제1고농도 불순물 영역상부의 제2게이트 절연막상에 형성된 제2절연막과, n형 모스 트랜지스터 영역의 상기 제1절연막과 각 n-형 저농도 불순물 영역상에 형성된 바디부분과 p형 불순물 영역상부에 각각 형성된 스페이서부분으로 구성된 제1게이트와, p형 모스 트랜지스터 영역의 상기 제2절연막과 각 p-형 저농도 불순물 영역상에 형성된 바디부분과 n형 불순물 영역상부에 각각 형성된 스페이서부분으로 구성된 제2게이트를 포함한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device capable of reducing the short channel effect and capable of controlling a channel length of about 0.1 [mu] m, and a method of manufacturing the same. An isolation region for separating the MOS transistor region and the n-type MOS transistor region, an n + type first high concentration impurity region formed in the substrate of the n-type MOS transistor region, and the n + type first in the substrate of the n-type MOS transistor region A high concentration impurity region, a p-type impurity region formed on one side of each n − type low concentration impurity region in the substrate of the n-type MOS transistor region, and a p-type impurity region formed on one side of each of the p-type impurity regions in the substrate of the n-type MOS transistor region, respectively n + type second amount of the high concentration impurity region, formed in a substrate of p-type MOS transistor region p + type first high concentration impurity region Respectively formed on the p-type low concentration impurity region, and each of p in the substrate of the p-type MOS transistor area-type lightly doped n-type impurity regions formed respectively at one side of the region and, for each n-type impurity region in the substrate of the p-type MOS transistor region A p + type second high concentration impurity region formed on one side of the first region, a first gate insulating film formed on the substrate of the n-type MOS transistor region, a second gate insulating film formed on the substrate of the p-type MOS transistor region, and an n + type A first insulating film formed on the first gate insulating film on the first high concentration impurity region, a second insulating film formed on the second gate insulating film on the p + type first high concentration impurity region, and the first of the n-type MOS transistor region A first gate composed of an insulating film, a body portion formed on each of the n - type low concentration impurity regions, and a spacer portion formed on the p-type impurity regions, respectively, and a p-type MOS transistor And a second gate including a body portion formed on each of the p - type low concentration impurity regions and a spacer portion formed on the n-type impurity regions, respectively.

Description

반도체 장치 및 그의 제조방법Semiconductor device and manufacturing method thereof

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제2도는 본 발명의 제1실시예에 따른 CMOS 트랜지스터의 레이아웃도,2 is a layout diagram of a CMOS transistor according to a first embodiment of the present invention;

제3도는 제2도의 3A-3A'선에 따른 단면 구조도,3 is a cross-sectional structural view taken along line 3A-3A 'of FIG.

제4도는 (A)-(J)는 제2도의 CMOS 트랜지스터의 제조공정도.FIG. 4 is a manufacturing process diagram of the CMOS transistor of FIG.

Claims (27)

내부에 절연막(301)을 포함한 SOI 기판(300)과, SOI 기판(300)상에 형성된, n형 모스 트랜지스터 영역(320) 및 p형 모스 트랜지스터 영역(330)을 분리하기 위한 분리영역(310)과, n형 모스 트랜지스터 영역(320)의 기판(300)내에 형성된 n+형 제1고농도 불순물 영역(327)과, n형 모스 트랜지스터 영역(320)의 기판(300)내의 n+형 제1고농도 불순물 영역(327)의 양측에 각각 형성된 n-저농도 불순물 영역(326)과, n형 모스 트랜지스터 영역(320)의 기판(300)내의 각 n-저농도 불순물 영역(326)의 일측에 형성된 p형 불순물 영역(325)과, n형 모스 트랜지스터 영역(320)의 기판(300)내의 각 p형 불순물 영역(325)의 일측에 각각 형성된 n+형 제2고농도 불순물 영역(328)과, p형 모스 트랜지스터 영역(330)의 기판(300)내에 형성된 p+형 제1고농도 불순물 영역(337)과, p형 모스 트랜지스터 영역(330)의 기판(300)내의 p+형 제1고농도 불순물 영역(337)의 양측에 각각 형성된 p-형 저농도 불순물 영역(336)과, p형 모스 트랜지스터 영역(330)의 기판(300)내의 각 p-형 저농도 불순물 영역(336)의 일측에 각각 형성된 n형 불순물 영역(335)과, p형 모스 트랜지스터 영역(330)의 기판(300)내의 각 n형 불순물 영역(335)의 일측에 각각 형성된 p+형 제2고농도 불순물 영역(338)과, n형 모스 트랜지스터 영역(320)의 기판(300)상에 형성된 제1게이트 절연막(321)과, p형 모스 트랜지스터 영역(330)의 기판(300)상에 형성된 제2게이트 절연막(331)과, n형 모스 트랜지스터 영역(320)의 제1게이트 절연막(321)상에 형성된 제1절연막(346-1)과, p형 모스 트랜지스터 영역(330)의 제2게이 트 절연막(331)상에 형성된 제2절연막(346-2)과, n형 모스 트랜지스터 영역(320)의 각 n-저농도 불순물 영역(326)과 제1절연막(346-1)상에 형성된 바디부분(323-1)과 p형 불순물 영역(325) 상부의 제1게이트 절연막(321)상에 형성된 스페이서부분(323-2)으로 구성된 제1게이트(323)와, p형 모스 트랜지스터 영역(330)의 각 p-형 저농도 불순물 영역(336)과 제2절연막(346-2)상에 형성된 바디부분(333-1)과 n형 불순물 영역(335) 상부의 제2게이트 절연막(331)상에 형성된 스페이서부분(333-2)으로 구성된 제2게이트(333)를 포함하는 것을 특징으로 하는 반도체 장치.An isolation region 310 for separating the SOI substrate 300 including the insulating film 301 therein and the n-type MOS transistor region 320 and the p-type MOS transistor region 330 formed on the SOI substrate 300. And the n + type first high concentration impurity region 327 formed in the substrate 300 of the n type MOS transistor region 320 and the n + type first high concentration in the substrate 300 of the n type MOS transistor region 320. N - low concentration impurity regions 326 formed on both sides of the impurity region 327 and p-type impurities formed on one side of each n − low concentration impurity regions 326 in the substrate 300 of the n-type MOS transistor region 320. N + type second high concentration impurity region 328 formed on one side of each p-type impurity region 325 in substrate 300 of n-type MOS transistor region 320 and p-type MOS transistor The p + type first high concentration impurity region 337 formed in the substrate 300 of the region 330 and the p type MOS transistor region 330 P − type low concentration impurity regions 336 formed on both sides of the p + type first high concentration impurity region 337 in the substrate 300 and each p − type in the substrate 300 of the p type MOS transistor region 330. An n-type impurity region 335 formed on one side of the low concentration impurity region 336 and a p + type formed on one side of each n-type impurity region 335 in the substrate 300 of the p-type MOS transistor region 330 On the substrate 300 of the second high concentration impurity region 338, the first gate insulating film 321 formed on the substrate 300 of the n-type MOS transistor region 320, and the p-type MOS transistor region 330. The second gate insulating film 331 formed, the first insulating film 346-1 formed on the first gate insulating film 321 of the n-type MOS transistor region 320, and the second of the p-type MOS transistor region 330. each of the second insulating film (346-2) and, n-type MOS transistor region 320 formed on a gated insulating film (331) n - low concentration impurity region 326 and the first A first gate 323 including a body portion 323-1 formed on the smoke layer 346-1 and a spacer portion 323-2 formed on the first gate insulating layer 321 on the p-type impurity region 325. ), Upper portions of the body portions 333-1 and n-type impurity regions 335 formed on the p - type low concentration impurity regions 336 and the second insulating layer 346-2 of the p-type MOS transistor regions 330. And a second gate (333) formed of a spacer portion (333-2) formed on the second gate insulating film (331) of the semiconductor device. 제1항에 있어서, 분리영역(310)은 SOI 기판(300) 내부의 절연막(301)까지 형성되어 형 모스 트랜지스터 영역(320)과 p형 모스 트랜지스터 영역(330)을 기판상에서 완전히 분리시켜주는 것을 특징으로 하는 반도체 장치.The method of claim 1, wherein the isolation region 310 is formed up to an insulating film 301 inside the SOI substrate 300 to completely separate the type MOS transistor region 320 and the p-type MOS transistor region 330 from the substrate. A semiconductor device characterized by the above-mentioned. 제1항에 있어서, 각 트랜지스터 영역(320),(330)의 제1고농도 불순물 영역(327),(337)은 각각 n형 및 p형 모스 트랜지스터의 고농도 드레인 영역으로 작용하는 것을 특징으로 하는 반도체 장치.The semiconductor of claim 1, wherein the first high concentration impurity regions 327 and 337 of the transistor regions 320 and 330 serve as high concentration drain regions of the n-type and p-type MOS transistors, respectively. Device. 제1항에 있어서, 각 트랜지스터 영역(320),(330)의 n형 및 p형 불순물 영역(326),(336)은 각각 각각 n형 및 p형 모스 트랜지스터의 저농도 드레인 영역으로 작용하는 것을 특징으로 하는 반도체 장치.The n-type and p-type impurity regions 326 and 336 of the transistor regions 320 and 330 respectively function as low-drain drain regions of the n-type and p-type MOS transistors, respectively. A semiconductor device. 제1항에 있어서, 각 트랜지스터 영역(320),(330)의 저농도 불순물 영역(325),(335)은 각각 n형 및 p형 모스 트랜지스터의 채널영역으로 작용하는 것을 특징으로 하는 반도체 장치.The semiconductor device according to claim 1, wherein the lightly doped impurity regions (325) and (335) of each of the transistor regions (320) and (330) serve as channel regions of n-type and p-type MOS transistors, respectively. 제1항에 있어서, 각 트랜지스터 영역(320),(330)의 제2고농도 불순물 영역(328),(338)은 각각 각각 n형 및 p형 모스 트랜지스터의 소오스 영역으로 작용하는 것을 특징으로 하는 반도체 장치.The semiconductor of claim 1, wherein the second high concentration impurity regions 328 and 338 of the transistor regions 320 and 330 serve as source regions of the n-type and p-type MOS transistors, respectively. Device. 제1항에 있어서, n형 모스 트랜지스터 영역에 있어서, 제1게이트(323)의 바디부분(323-1)은 제1절연막(346-1)상에 형성된 제3폴리실리콘막(347-1)과, n-저농도 불순물 영역(326) 상부의 제1게이트 절연막(321)상에 형성된 제2폴리실리콘막(344-1)과, 제2 및 제3폴리실리콘막(344-1),(347-1)상에 형성된 텅스텐 실리사이드(348-1)로 이루어지고, 제1게이트(323)의 각 스페이스 부분(323-2)은 p형 불순물 영역(325)상부의 제1게이트 절연막(321)상에 형성된 제1폴리실리콘막(340-1)과, 제1폴리실리콘막(340-1)상에 형성된 제4폴리실리콘막(352-1)으로 이루어진 것을 특징으로 하는 반도체 장치.The third polysilicon film 347-1 of claim 1, wherein the body portion 323-1 of the first gate 323 is formed on the first insulating film 346-1 in the n-type MOS transistor region. And a second polysilicon film 344-1 formed on the first gate insulating film 321 over the n - low concentration impurity region 326, and second and third polysilicon films 344-1 and 347. And a tungsten silicide 348-1 formed on the -1), and each space portion 323-2 of the first gate 323 is formed on the first gate insulating film 321 on the p-type impurity region 325. And a fourth polysilicon film (352-1) formed on the first polysilicon film (340-1) and a fourth polysilicon film (352-1) formed on the first polysilicon film (340-1). 제1항에 있어서, p형 모스 트랜지스터에 영역에 있어서, 제2게이트(333)의 바디부분(333-1)은 제2절연막(346-2)상에 형성된 제3폴리실리콘막(347-2)과, p-형 저농도 불순물 영역(336)상부의 제2게이트 절연막(331)상에 형성된 제2폴리실리콘막(344-2)과, 제2 및 제3폴리실리콘막(344-2),(347-2)상에 형성된 텅스텐 실리사이드(348-2)로 이루어지고, 제2게이트(333)의 각 스페이서 부분(333-2)은 n형 불순물 영역(335) 상부의 제2게이트 절연막(331)상에 형성된 제1폴리실리콘막(340-2)과, 제1폴리실리콘막(340-2)상에 형성된 제4폴리실리콘막(352-2)으로 이루어진 것을 특징으로 하는 반도체 장치.The third polysilicon film 347-2 of claim 1, wherein the body portion 333-1 of the second gate 333 is formed on the second insulating film 346-2 in the p-type MOS transistor. ), A second polysilicon film 344-2 formed on the second gate insulating film 331 on the p-type low concentration impurity region 336, the second and third polysilicon films 344-2, The spacer portion 333-2 of the tungsten silicide 348-2 formed on the 347-2 and the second gate 333 is formed on the n-type impurity region 335. And a fourth polysilicon film (352-2) formed on the first polysilicon film (340-2) and a fourth polysilicon film (352-2) formed on the first polysilicon film (340-2). 제1항에 있어서, 제1 및 제2절연막(346-1),(346-2)은 저온 산화막으로 이루어지는 것을 특징으로 하는 반도체 장치.The semiconductor device according to claim 1, wherein the first and second insulating films (346-1) and (346-2) are made of a low temperature oxide film. 실리콘 기판(400)과, 실리콘 기판(400)상에 형성된, n형 모스 트랜지스터 영역(320) 및 p형 모스 트랜지스터 영역(330)을 분리하기 위한 분리영역(310)과, n형 모스 트랜지스터 영역(320)의 기판(400)에 형성된 p형 웰(410)과, p형 모스 트랜지스터 영역(330)의 기판(400)에 형성된 n형 웰(420)과, p형 웰(410)내에 형성된 n+형 제1고농도 불순물 영역(327)과, p형 웰(410)의 n+형 제1고농도 불순물 영역(327)의 양측에 각각 형성된 n-형 저농도 불순물 영역(326)과, p형 웰(410)내의 각 n-형 저농도 불순물 영역(326)의 일측에 각각 형성된 p형 불순물 영역(325)과, p형 웰(410)내의 각 p형 불순물 영역(325)의 일측에 각각 형성된 n+형 제2고농도 불순물 영역(328)과, n형 웰(430)내에 형성된 p+형 제1고농도 불순물 영역(337)과, n형 웰(430)내의 p+형 제1고농도 불순물 영역(337)의 양측에 각각 형성된 p-형 저농도 불순물 영역(336)과, n형 웰(430)내의 각 p-형 저농도 불순물 영역(336)의 일측에 각각 형성된 n형 불순물 영역(335)과, n형 웰(420)내의 각 n형 불순물 영역(335)의 일측에 각각 형성된 p+형 제2고농도 불순물 영역(338)과, p형 웰(410)상에 형성된 제1게이트 절연막(321)과, n형 웰(420)상에 형성된 제2게이트 절연막(331)과, p형 웰(410)의 제1게이트 절연막(321)상에 형성된 제1절연막(346-1)과, n형 웰(420)의 제2게이트 절연막(331)상에 형성된 제2절연막(346-2)과, p형 웰(410)내의 각 n-형 저농도 불순물 영역(326)과 제1절연막(346-1)상에 형성된 바디부분(323-1)과 p형 불순물 영역(325)상부의 제1게이트 절연막(321)상에 각각 형성된 스페이서 부분(323-2)으로 구성된 제1게이트(323)와, n형 웰(420)내의 p-형 저농도 불순물 영역(336)과 제2절연막(346-2)상에 형성된 바디부분(333-1)과 n형 불순물 영역(335)상부의 제2게이트 절연막(331)상에 각각 형성된 스페이서부분(333-2)으로 구성된 제2게이트(333)를 포함하는 것을 특징으로 하는 반도체 장치.An isolation region 310 for separating the n-type MOS transistor region 320 and the p-type MOS transistor region 330 formed on the silicon substrate 400, the silicon substrate 400, and the n-type MOS transistor region ( P-type well 410 formed in substrate 400 of 320, n-type well 420 formed in substrate 400 of p-type MOS transistor region 330, and n + formed in p-type well 410. type first high concentration impurity region 327 and the p-type well (410), n + type first high concentration impurity region 327, respectively, formed on both sides of n-and-type low-concentration impurity region (326), the p-type well (410 P-type impurity regions 325 formed on one side of each of the n - type low concentration impurity regions 326 and n + -type agents formed on one side of each p-type impurity regions 325 in the p-type well 410, respectively. 2 both sides of the high concentration impurity region (328) and, n-type well p + type first high concentration impurity region 337 and, p + type in the n-type well 430, the first high concentration impurity region 337 formed in the (430) Each on In the n-type impurity region 335, and, n-type well 420, respectively, formed on one side of the low concentration impurity region 336 - the p-type low concentration impurity region (336) and, n-type well, each p in 430 The p + type second high concentration impurity regions 338 formed on one side of each n type impurity region 335, the first gate insulating layer 321 formed on the p type well 410, and the n type well 420. A second gate insulating film 331 formed on the first gate insulating film 321 of the p-type well 410, and a second gate insulating film 346-1 formed on the n-type well 420. A second insulating film 346-2 formed on the 331 and a body portion 323- formed on each of the n - type low concentration impurity regions 326 and the first insulating film 346-1 in the p-type well 410. 1) and the first gate 323 composed of spacer portions 323-2 formed on the first gate insulating film 321 on the p-type impurity region 325, respectively, and the p − type in the n-type well 420. Body portion 333 formed on low concentration impurity region 336 and second insulating film 346-2 -2) and a second gate (333) composed of spacer portions (333-2) formed on the second gate insulating film (331) on the n-type impurity region (335), respectively. 내부에 절연막(301)을 포함한 SOI 기판(300)과, SOI 기판(300)상에 형성된, n형 모스 트랜지스터 영역(320) 및 p형 모스 트랜지스터 영역(330)을 분리하기 위한 분리영역(310)과, n형 모스 트랜지스터 영역(320)의 기판(300)내에 형성된 n+형 제1고농도 불순물 영역(327)과, n형 모스 트랜지스터 영역(320)의 기판(300)내의 n+형 제1고농도 불순물 영역(327)의 양측에 각각 형성된 n-저농도 불순물 영역(326)과, n형 모스 트랜지스터 영역(320)의 기판(300)내의 각 n-저농도 불순물 영역(326)의 일측에 형성된 p형 불순물 영역(325)과, n형 모스 트랜지스터 영역(320)의 기판(300)내의 각 p형 불순물 영역(325)의 일측에 각각 형성된 n+형 제2고농도 불순물 영역(328)과, p형 모스 트랜지스터 영역(330)의 기판(300)내에 형성된 p+형 제1고농도 불순물 영역(337)과, p형 모스 트랜지스터 영역(330)의 기판(300)내의 p+형 제1고농도 불순물 영역(337)의 양측에 각각 형성된 p-형 저농도 불순물 영역(336)과, p형 모스 트랜지스터 영역(330)의 기판(300)내의 각 p-형 저농도 불순물 영역(336)의 일측에 각각 형성된 n형 불순물 영역(335)과, p형 모스 트랜지스터 영역(330)의 기판(300)내의 각 n형 불순물 영역(335)의 일측에 각각 형성된 n+형 제2고농도 불순물 영역(328)과, n+형 제1고농도 불순물 영역(327)으로부터 연장 형성된 n+형 제3고농도 불순물 영역(327C)과, p+형 제1고농도 불순물 영역(337)으로부터 연장 형성된 p+형 제3고농도 불순물 영역(337C)과, 형 모스 트랜지스터 영역(320)의 기판(300)상에 형성된 제1게이트 절연막(321)과, p형 모스 트랜지스터 영역(330)의 기판(300)상에 형성된 제2게이트 절연막(331)과, n형 모스 트랜지스터 영역(320)의 제1게이트 절연막(321)상에 형성된 제1절연막(346-1)과, p형 모스 트랜지스터 영역(330)의 제2게이트 절연막(331)상에 형성된 제2절연막(346-2)과, n형 모스 트랜지스터 영역(320)의 각 n-저농도 불순물 영역(326)과 제1절연막(346-1)상에 형성된 바디부분(323-1)과 p형 불순물 영역(325) 상부의 제1게이트 절연막(321)상에 형성된 스페이서부분(323-2)으로 구성된 제1게이트(323)와, p형 모스 트랜지스터 영역(330)의 각 p-형 저농도 불순물 영역(336)과 제2절연막(346-2)상에 형성된 바디부분(333-1)과 n형 불순물 영역(335) 상부의 제2게이트 절연막(331)상에 각각 형성된 스페이서부분(333-2)으로 구성된 제2게이트(333)와, 기판전면에 형성된 층간 절연막(360)과 n형 모스 트랜지스터 영역(320)의 제2 및 제3고농도 불순물 영역(328),(327C)상부의 층간 절연막(360)에 형성된 제1 및 제2콘택홀(329-1),(329-2)과, p형 모스 트랜지스터 영역(330)의 제2 및 제3고농도 불순물 영역(338),(337C)상부의 층간 절연막(360)에 형성된 제3 및 제4콘택홀(339-1),(339-2)과, 상기 제1 및 제2콘택홀(329-1),(329-2)을 통해 n+형 제2 및 제3고농도 불순물 영역(328),(327C)과 연결되는 제1 및 제2전극(329-3),(329-4)과, 상기 제3 및 제4콘택홀(339-1),(339-2)을 통해 p+형 제2 및 제3고농도 불순물 영역(338),(337C)과 연결되는 제3 및 제4전극(339-3),(339-4)을 포함하는 것을 특징으로 하는 반도체 장치.An isolation region 310 for separating the SOI substrate 300 including the insulating film 301 therein and the n-type MOS transistor region 320 and the p-type MOS transistor region 330 formed on the SOI substrate 300. And the n + type first high concentration impurity region 327 formed in the substrate 300 of the n type MOS transistor region 320 and the n + type first high concentration in the substrate 300 of the n type MOS transistor region 320. N - low concentration impurity regions 326 formed on both sides of the impurity region 327 and p-type impurities formed on one side of each n − low concentration impurity regions 326 in the substrate 300 of the n-type MOS transistor region 320. N + type second high concentration impurity region 328 formed on one side of each p-type impurity region 325 in substrate 300 of n-type MOS transistor region 320 and p-type MOS transistor The p + type first high concentration impurity region 337 formed in the substrate 300 of the region 330 and the p type MOS transistor region 330 P − type low concentration impurity regions 336 formed on both sides of the p + type first high concentration impurity region 337 in the substrate 300 and each p − type in the substrate 300 of the p type MOS transistor region 330. N-type impurity regions 335 formed on one side of the low concentration impurity region 336, and n + type formed on one side of each n-type impurity region 335 in the substrate 300 of the p-type MOS transistor region 330, respectively. Extends from the second high concentration impurity region 328, the n + type third high concentration impurity region 327C extending from the n + type first high concentration impurity region 327, and the p + type first high concentration impurity region 337 The p + type third high concentration impurity region 337C, the first gate insulating layer 321 formed on the substrate 300 of the type MOS transistor region 320, and the substrate 300 of the p type MOS transistor region 330. On the second gate insulating film 331 and the first gate insulating film 321 of the n-type MOS transistor region 320. Each of the formed first insulating film 346-1, the second insulating film 346-2 formed on the second gate insulating film 331 of the p-type MOS transistor region 330, and the n-type MOS transistor region 320. n - spacer portion 323-1 formed on the low concentration impurity region 326 and the first insulating layer 346-1 and the spacer portion formed on the first gate insulating layer 321 on the p-type impurity region 325 ( A body portion 333-formed on the first gate 323 composed of the 323-2, the p - type low concentration impurity regions 336 of the p-type MOS transistor region 330, and the second insulating film 346-2. 1) and the second gate 333 including the spacer portions 333-2 formed on the second gate insulating layer 331 on the n-type impurity region 335, and the interlayer insulating layer 360 formed on the front surface of the substrate; First and second contact holes 329-1 and 329-2 formed in the interlayer insulating layer 360 on the second and third high concentration impurity regions 328 and 327C of the n-type MOS transistor region 320. ) And p-type MOS transistor Third and fourth contact holes 339-1 and 339-2 formed in the interlayer insulating layer 360 on the second and third high concentration impurity regions 338 and 337C of the master region 330, First and second electrodes 329 connected to the n + type second and third high concentration impurity regions 328 and 327C through the first and second contact holes 329-1 and 329-2. P + type second and third high concentration impurity regions 338 and 337C through the third and fourth contact holes 339-1 and 339-2. And third and fourth electrodes (339-3) and (339-4) connected to each other. SOI 기판(300)을 준비하는 공정과, SOI 기판(300)상에 분리영역(310)을 형성하여 n형 모스 트랜지스터 영역(320)과 p형 모스 트랜지스터 영역(330)을 분리시켜주는 공정과, n형 모스 트랜지스터 영역(320)상에 제1게이트 절연막(321)을 형성하고 p형 모스 트랜지스터 영역(330)상에 제2게이트 절연막(331)을 형성하는 공정과, 기판전면에 도핑되지 않은 제1폴리실리콘막(340)과 제1절연막(341)을 순차 형성하는 공정과, 상기 제1절연막(341)을 식각하여 n형 모스 트랜지스터 영역(320)과 p형 모스 트랜지스터 영역(330)에 윈도우(342-1),(342-2)를 각각 형성하는 공정과, n형 모스 트랜지스터 영역(320)의 기판으로 저농도의 n-형 불순물(343-1)을 이온주입하여 n-형 저농도 불순물(326)을 형성하는 공정과, p형 모스 트랜지스터 영역(330)의 기판으로 저농도 p-형 불순물(343-2)를 이온주입하여 p-형 저농도 불순물 영역(336)을 형성하는 공정과, 각 윈도우(342-1),(342-2)의 측벽에 제2폴리실리콘막으로 된 제1스페이서(344-1),(344-2)를 각각 형성하고, 각 윈도우(342-1),(342-2)내의 제1 및 제2게이트 절연막(321),(331)을 노출시키는 공정과, n형 모스 트랜지스터 영역(320)의 기판으로 고농도 n+형 불순물 영역(345-1)을 이온주입하여 n+형 제1고농도 불순물 영역(327)을 형성하는 공정과, p형 모스 트랜지스터 영역(330)의 기판으로 고농도 p+형 불순물(345-2)을 이온주입하여 p+형 제1고농도 불순물 영역(337)을 형성하는 공정과, 각 윈도우(342-1),(342-2)내의 노출된 제1 및 제2게이트 절연막(321),(331)상에 제2 및 제3 절연막(346-1),(346-2)을 각각 형성하는 공정과, 각 윈도우(342-1),(342-2)내의 제2 및 제3 절연막(346-1),(346-2)상에 각각 제3폴리실리콘막(347-1),(347-2)을 각각 형성하는 공정과, 제1절연막(341)을 제거하여 그 하부의 제1폴리실리콘막(340)을 노출시키는 공정과, n형 모스 트랜지스터 영역(320)의 기판으로 p형 불순물(349-1)을 이온주입하여, 각 n-형 저농도 불순물 영역(326)의 일측에 p형 불순물 영역(325)을 각각 형성하는 공정과, p형 모스 트랜지스터 영역(330)의 기판으로 n형 불순물(349-2)을 이온주입하여, 각 p-형 저농도 불순물 영역(336)의 일측에 n형 불순물 영역(335)을 각각 형성하는 공정과, 각 트랜지스터 영역(320),(330)의 제1스페이서(344-1).(344-2)의 측벽에 각각 제2스페이서(352-1),(325-2)를 형성하고, 제1 및 제2게이트 절연막(321),(331)을 노출시키는 공정과, n형 모스 트랜지스터 영역(320)의 기판으로 고농도의 n+형 불순물(353-1)을 이온주입하여, 각 p형 불순물 영역(325)의 일측에 n+형 제2고농도 불순물 영역(328)을 각각 형성하는 공정과, p형 모스 트랜지스터 영역(330)의 기판으로 고농도의 p+형 불순물(353-2)을 이온주입하여, 각 n형 불순물 영역(335)의 일측에 p+형 제2고농도 불순물 영역(338)을 각각 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.Preparing a SOI substrate 300, forming a separation region 310 on the SOI substrate 300, and separating the n-type MOS transistor region 320 and the p-type MOS transistor region 330; forming a first gate insulating film 321 on the n-type MOS transistor region 320 and forming a second gate insulating film 331 on the p-type MOS transistor region 330, and an undoped material on the entire surface of the substrate. Forming a polysilicon film 340 and a first insulating film 341 sequentially, and etching the first insulating film 341 to form a window in the n-type MOS transistor region 320 and the p-type MOS transistor region 330. (342-1) and (342-2), and ion implantation of low concentration n − type impurities 343-1 into the substrate of the n type MOS transistor region 320 to form n − type low concentration impurities ( 326 and ion implantation of low concentration p − -type impurities 343-2 into the substrate of the p-type MOS transistor region 330. Forming a p - type low concentration impurity region 336 and a first spacer 344-1, 344 formed of a second polysilicon film on the sidewalls of each of the windows 342-1, 342-2. -2, respectively, and exposing the first and second gate insulating films 321 and 331 in the windows 342-1 and 342-2, and the n-type MOS transistor region 320. Implanting the high concentration n + type impurity region 345-1 into the substrate of the ion to form the n + type first high concentration impurity region 327, and the high concentration p + type as the substrate of the p type MOS transistor region 330 Implanting the impurity 345-2 to form the p + type first highly doped impurity region 337, and exposing the first and second gate insulating films in each of the windows 342-1 and 342-2. Forming second and third insulating films 346-1 and 346-2 on 321 and 331, and second and third windows 342-1 and 342-2, respectively. Third polysilicon films 347-1 and 347-2 are formed on the third insulating films 346-1 and 346-2, respectively. And removing the first insulating film 341 to expose the first polysilicon film 340 thereunder, and p-type impurity 349-1 as a substrate of the n-type MOS transistor region 320. Implanting to form p-type impurity regions 325 on one side of each n − -type low concentration impurity region 326, and n-type impurities 349-2 as substrates of the p-type MOS transistor region 330. Ion implantation to form an n-type impurity region 335 on one side of each p − -type low concentration impurity region 336, and a first spacer 344-1 of each transistor region 320, 330. Forming the second spacers 352-1 and 325-2 on the sidewalls of 344-2, respectively, and exposing the first and second gate insulating films 321, 331, and n-type. High concentration n + -type impurities 353-1 are ion implanted into the substrate of the MOS transistor region 320 to form n + type second high concentration impurity regions 328 on one side of each p-type impurity region 325, respectively. Ha Step, by ion implantation at a high concentration p + type impurity (353-2) as the substrate of the p-type MOS transistor region (330), a second p + type high concentration impurity region on one side of each of the n-type impurity regions 335 ( And 338) respectively forming the semiconductor device. 제12항에 있어서, 상기 제1절연막(341)으로 질화막이 사용되는 것을 특징으로 하는 반도체 장치의 제조방법.The method of manufacturing a semiconductor device according to claim 12, wherein a nitride film is used as said first insulating film (341). 제12항에 있어서, 상기 제1절연막(341)의 식각시 제1폴리실리콘막(340)이 식각 정지층으로서 작용하는 것을 특징으로 하는 반도체 장치의 제조방법.The method of claim 12, wherein the first polysilicon layer 340 acts as an etch stop layer when the first insulating layer 341 is etched. 제12항에 있어서, 각 윈도우(342-1),(342-2)의 측벽에 제1스페이서(344-1).(344-2)를 형성하고 제1 및 제2게이트 절연막(321),(331)을 노출시키는 방법은 기판전면에 도핑되지 않은 제2폴리실리콘막(344)을 증착하는 공정과, 반응성 이온에칭법을 수행하여 각 윈도우(342-1),(342-2)의 측벽에 각각 제1스페이서(344-1).(344-2)를 형성하는 공정과, 각 윈도우(342-1),(342-2)내의 제1폴리실리콘막(340)을 오버에칭하여 제1 및 제2게이트 절연막(321),(331)을 노출시키는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.13. The method of claim 12, wherein the first spacers 344-1 and 344-2 are formed on sidewalls of the windows 342-1 and 342-2, and the first and second gate insulating films 321, The method of exposing 331 includes depositing an undoped second polysilicon film 344 on the front surface of the substrate and performing reactive ion etching to form sidewalls of the windows 342-1 and 342-2. Forming the first spacers 344-1 and 344-2 on the first polysilicon film 340 and overetching the first polysilicon film 340 in the windows 342-1 and 342-2, respectively. And exposing the second gate insulating films (321) and (331). 제12항에 있어서, 제2 및 제3절연막(346-1),(346-2)을 형성하는 방법은 각 윈도우(342-1),(342-2)를 포함한 제1절연막(341)을 형성하는 공정과, 절연막상에 포토 레지스트막을 도포하는 공정과, 에치백공정을 수행하여 각 윈도우(342-1),(342-2)내에만 남겨두는 공정과, 각 윈도우(342-1),(342-2)내에 남아있는 절연막을 일정 두께만큼 오버에칭하는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.The method of claim 12, wherein the second and third insulating films 346-1 and 346-2 are formed by using the first insulating film 341 including the windows 342-1 and 342-2. Forming a film, applying a photoresist film on the insulating film, and performing an etch back process to leave only the windows 342-1 and 342-2, each window 342-1, And a step of overetching the insulating film remaining in (342-2) by a predetermined thickness. 제16항에 있어서, 절연막의 에치백공정시 제1절연막(341)은 식각정지층으로 작용하는 것을 특징으로 하는 반도체 장치의 제조방법.17. The method of claim 16, wherein the first insulating film (341) acts as an etch stop layer during the etch back process of the insulating film. 제16항에 있어서, 절연막의 저온 산화막으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.The method of manufacturing a semiconductor device according to claim 16, comprising a low temperature oxide film of an insulating film. 제12항에 있어서, 제3폴리실리콘막을 형성하는 공정은, 제1절연막(341)상에 제3폴리실리콘막(347)을 형성하는 공정과, 제3폴리실리콘막(347)상에 포토 레지스트막을 도포하는 공정과, 에치백공정을 수행하여 제1절연막(341)상부의 제3폴리실리콘막(347)을 제거하여 윈도우(342-1),(342-2)내의 제2 및 제2절연막(346-1),(346-2)상에만 남겨두는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.The method of claim 12, wherein the forming of the third polysilicon film comprises: forming a third polysilicon film 347 on the first insulating film 341, and photoresist on the third polysilicon film 347. Performing a film coating process and an etch back process to remove the third polysilicon film 347 on the first insulating film 341 to remove the second and second insulating films in the windows 342-1 and 342-2. A method of manufacturing a semiconductor device, comprising the steps of leaving only on (346-1) and (346-2). 제19항에 있어서, 제3폴리실리콘막의 에치백공정시 제1절연막(341)은 식각정지층으로 작용하는 것을 특징으로 하는 반도체 장치의 제조방법.20. The method of claim 19, wherein the first insulating film 341 acts as an etch stop layer during the etch back process of the third polysilicon film. 제19항에 있어서, 제3폴리실리콘막(347)을 형성하고 포토레지스트막을 도포하기 전에, 제3폴리실리콘막(347)상에 텅스텐 실리사이드(348)을 형성하고, 에치백하여 윈도우(342-1),(342-2)내의 제2절연막(346-1),(346-2)상에 제3폴리실리콘막과 텅스텐 실리사이드(347-1,348-1),(347-2,348-2)를 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.20. The tungsten silicide 348 is formed on the third polysilicon film 347 and etched back before forming the third polysilicon film 347 and applying the photoresist film. 1), third polysilicon films and tungsten silicides 347-1,348-1, and 347-2,348-2 are formed on the second insulating films 346-1 and 346-2 in 342-2. The manufacturing method of the semiconductor device characterized by further including the process of doing. 제12항에 있어서, 제2스페이서(352-1),(352-1)를 형성하는 방법은 제1폴리실리콘막(340)을 포함하는 기판전면에 도핑되지 않는 제4폴리실리콘막(352)을 증착하는 공정과, 제1 및 제4폴리실리콘막(340),(352)을 반응성 이온에칭법을 이용하여 식각하여 제1스페이서(344-1),(344-2)의 측벽에 제2스페이서를 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.The method of claim 12, wherein the method of forming the second spacers 352-1 and 352-1 is not dope to the front surface of the substrate including the first polysilicon film 340. And the first and fourth polysilicon films 340 and 352 are etched using reactive ion etching to form a second layer on the sidewalls of the first spacers 344-1 and 344-2. A method of manufacturing a semiconductor device, comprising the step of forming a spacer. 제12항에 있어서, 제2스페이서(352-1),(352-1)의 폭에 따라 p형 및 n형 불순물 영역(325),(335)의 폭이 결정되는 것을 특징으로 하는 반도체 장치의 제조방법.The semiconductor device of claim 12, wherein the widths of the p-type and n-type impurity regions 325 and 335 are determined according to the widths of the second spacers 352-1 and 352-1. Manufacturing method. 제12항에 있어서, 각각의 트랜지스터의 제1고농도 불순물 영역(327),(337)을 형성하기 위한 불순물 이온주입 공정시 각 제1스페이서(344-1),(344-2)를 각 도전형의 불순물로 도핑되어지는 것을 특징으로 하는 반도체 장치의 제조방법.The conductive material of claim 12, wherein each of the first spacers 344-1 and 344-2 is formed during the impurity ion implantation process to form the first high concentration impurity regions 327 and 337 of each transistor. A method of manufacturing a semiconductor device, characterized in that it is doped with impurities. 제12항에 있어서, 각각의 트랜지스터의 제2고농도 불순물 영역(328),(338)을 형성하기 위한 불순물 이온주입 공정시 각 제2스페이서(352-1),(352-1)를 각 도전형의 불순물로 도핑되어지는 것을 특징으로 하는 반도체 장치의 제조방법.The conductive material of claim 12, wherein each of the second spacers 352-1 and 352-1 in each of the impurity ion implantation processes for forming the second high concentration impurity regions 328 and 338 of each transistor is used. A method of manufacturing a semiconductor device, characterized in that it is doped with impurities. SOI 기판(300)을 준비하는 공정과, SOI 기판(300)상에 분리영역(310)을 형성하여 n형 모스 트랜지스터 영역(320)과 p형 모스 트랜지스터 영역(330)을 분리시켜주는 공정과, n형 모스 트랜지스터 영역(320)상에 제1게이트 절연막(321)을 형성하고 p형 모스 트랜지스터 영역(330)상에 제2게이트 절연막(331)을 형성하는 공정과, 기판전면에 도핑되지 않은 제1폴리실리콘막(340)과 제1절연막(341)을 순차 형성하는 공정과, 상기 제1절연막(341)을 식각하여 n형 모스 트랜지스터 영역(320)과 p형 모스 트랜지스터 영역(330)에 윈도우(342-1),(342-2)를 각각 형성하는 공정과, n형 모스 트랜지스터 영역(320)의 기판으로 저농도의 n-형 불순물(343-1)을 이온주입하여 n-형 저농도 불순물(326)을 형성하는 공정과, p형 모스 트랜지스터 영역(330)의 기판으로 저농도 p-형 불순물(343-2)를 이온주입하여 p-형 저농도 불순물 영역(336)을 형성하는 공정과, 각 윈도우(342-1),(342-2)의 측벽에 제2폴리실리콘막으로 된 제1스페이서(344-1),(344-2)를 각각 형성하고, 각 윈도우(342-1),(342-2)내의 제1 및 제2게이트 절연막(321),(331)을 노출시키는 공정과, n형 모스 트랜지스터 영역(320)의 기판으로 고농도의 n+형 불순물(345-1)을 이온주입하여 n+형 제1고농도 불순물 영역(327)을 형성하는 공정과, p형 모스 트랜지스터 영역(330)의 기판으로 고농도 p+형 불순물(345-2)을 이온주입하여 p+형 제1고농도 불순물 영역(337)을 형성하는 공정과, 각 윈도우(342-1),(342-2)내의 노출된 제1 및 제2게이트 절연막(321),(331)상에 제2 및 제3 절연막(346-1),(346-2)을 각각 형성하는 공정과, 각 윈도우(342-1),(342-2)내의 제2 및 제3 절연막(346-1),(346-2)상에 각각 제3폴리실리콘막(347-1),(347-2)을 각각 형성하는 공정과, 제1절연막(341)을 제거하여 그 하부의 제1폴리실리콘막(340)을 노출시키는 공정과, n형 모스 트랜지스터 영역(320)의 기판으로 p형 불순물(349-1)을 이온주입하여, 각 n-형 저농도 불순물 영역(326)의 일측에 p형 불순물 영역(325)을 각각 형성하는 공정과, p형 모스 트랜지스터 영역(330)의 기판으로 n형 불순물(349-2)을 이온주입하여, 각 p-형 저농도 불순물 영역(336)의 일측에 n형 불순물 영역(335)을 각각 형성하는 공정과, n형 모스 트랜지스터 영역(320)의 기판으로 고농도의 n+형 불순물(345-1)을 이온주입하여 n+형 제1고농도 불순물 영역(327)과 연결되는 n+형 제2고농도 불순물 영역(337C)을 형성하는 공정과, p형 모스 트랜지스터 영역(330)의 기판으로 고농도 p+형 불순물을 이온주입하여 p+형 제1고농도 불순물 영역(337)과 연결되는 p+형 제2고농도 불순물 영역(337C)을 형성하는 공정과, 각 트랜지스터 영역(320),(330)의 제1스페이서(344-1),(344-2)의 측벽에 각각 제2스페이서(352-1),(352-2)를 형성하고 제1 및 제2게이트 절연막(321),(331)을 노출시키는 공정과, n형 모스 트랜지스터 영역(320)의 기판으로 고농도의 n+형 불순물(353-1)을 이온주입하여 각 p형 불순물 영역(325)의 일측에 n+형 제3고농도 불순물 영역(328)을 각각 형성하는 공정과, p형 모스 트랜지스터 영역(330)의 기판으로 고농도 p+형 불순물(353-2)을 이온주입하여, 각 n형 불순물 영역(335)의 일측에 p+형 제3고농도 불순물 영역(338)을 각각 형성하는 공정과, 기판전면에 걸쳐 층간 절연막(360)을 형성하는 공정과, n형 모스 트랜지스터 영역(320)의 제3 및 제2고농도 불순물 영역(328),(327C) 상부의 층간 절연막(360)을 식각하여 제1 및 제2콘택홀(329-1),(329-2)을 형성함과 동시에 p형 모스 트랜지스터 영역(330)의 제3 및 제2고농도 불순물 영역(338),(337C) 상부의 층간 절연막(360)을 식각하여 제3 및 제4콘택홀(339-1),(335-2)을 형성하는 공정과, 상기 제1 및 제2콘택홀(329-1),(329-2)을 통해 n+형 제3 및 제2고농도 불순물 영역(328),(327C)과 연결되는 제1 및 제2전극(329-3),(329-4)을 형성함과 동시에 상기 제3 및 제4콘택홀(339-1),(335-2)을 통해 p+형 제3 및 제2고농도 불순물 영역(338),(337C)과 연결되는 제3 및 제4전극(339-3),(339-4)을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.Preparing a SOI substrate 300, forming a separation region 310 on the SOI substrate 300, and separating the n-type MOS transistor region 320 and the p-type MOS transistor region 330; forming a first gate insulating film 321 on the n-type MOS transistor region 320 and forming a second gate insulating film 331 on the p-type MOS transistor region 330, and an undoped material on the entire surface of the substrate. Forming a polysilicon film 340 and a first insulating film 341 sequentially, and etching the first insulating film 341 to form a window in the n-type MOS transistor region 320 and the p-type MOS transistor region 330. (342-1) and (342-2), and ion implantation of low concentration n − type impurities 343-1 into the substrate of the n type MOS transistor region 320 to form n − type low concentration impurities ( 326 and ion implantation of low concentration p − -type impurities 343-2 into the substrate of the p-type MOS transistor region 330. Forming a p - type low concentration impurity region 336 and a first spacer 344-1, 344 formed of a second polysilicon film on the sidewalls of each of the windows 342-1, 342-2. -2, respectively, and exposing the first and second gate insulating films 321 and 331 in the windows 342-1 and 342-2, and the n-type MOS transistor region 320. Implanting a high concentration of n + type impurity 345-1 into the substrate of the ion to form the n + type first high concentration impurity region 327, and a high concentration of p + type as the substrate of the p type MOS transistor region 330 Implanting the impurity 345-2 to form the p + type first highly doped impurity region 337, and exposing the first and second gate insulating films in each of the windows 342-1 and 342-2. Forming second and third insulating films 346-1 and 346-2 on 321 and 331, and second and third windows 342-1 and 342-2, respectively. Third polysilicon films 347-1 and 347-2 are formed on the third insulating films 346-1 and 346-2, respectively. And removing the first insulating film 341 to expose the first polysilicon film 340 thereunder, and implanting p-type impurities 349-1 into the substrate of the n-type MOS transistor region 320. Forming p-type impurity regions 325 on one side of each n − -type low concentration impurity region 326, and ionizing n-type impurities 349-2 to the substrate of the p-type MOS transistor region 330. Implanting to form an n-type impurity region 335 on one side of each p − -type low concentration impurity region 336, and a high concentration of n + type impurity 345-as a substrate of the n-type MOS transistor region 320. 1) the ion implantation to the n + type a first high concentration impurity region (327), the n + type that is connected to the second high concentration and a step of forming an impurity region (337C), the substrate of the p-type MOS transistor region 330, a high concentration p + type ion implanting impurities in p + type first impurity region and the high-concentration p-coupled 337 + type second high concentration impurity Forming the region 337C and second spacers 352-1 and 352 on the sidewalls of the first spacers 344-1 and 344-2 of the transistor regions 320 and 330, respectively. -2) and exposing the first and second gate insulating films 321 and 331, and a high concentration of n + -type impurities 353-1 to the substrate of the n-type MOS transistor region 320 Implanting to form an n + -type third high concentration impurity region 328 on one side of each p-type impurity region 325, and a high concentration p + -type impurity 353 to the substrate of the p-type MOS transistor region 330 2) ion implantation to form p + type third high concentration impurity regions 338 on one side of each n-type impurity region 335, and forming an interlayer insulating film 360 over the entire surface of the substrate; first and second contact holes 329-1 and 329 by etching the interlayer insulating layer 360 on the third and second high concentration impurity regions 328 and 327C of the n-type MOS transistor region 320. -2) The third and second high concentration impurity regions 338 and 337C on the p-type MOS transistor region 330 are etched to form the third and fourth contact holes 339-1, ( 335-2) and the n + type third and second high concentration impurity regions 328 and 327C through the first and second contact holes 329-1 and 329-2. P + type third through the third and fourth contact holes 339-1 and 335-2 while forming the first and second electrodes 329-3 and 329-4 connected thereto And forming third and fourth electrodes (339-3) and (339-4) connected to the second high concentration impurity regions (338) and (337C). 반도체 기판(400)의 n형 모스 트랜지스터 영역(320)으로 p형 불순물을 이온주입하여 p형 웰(410)을 형성하는 공정과, 반도체 기판(400)의 p형 모스 트랜지스터 영역(330)으로 n형 불순물을 이온주입하여 n형 웰(420)을 형성하는 공정과, n형 모스 트랜지스터 영역(320)과 p형 모스 트랜지스터 영역(330)을 분리시켜 주기 위한 분리영역(310)을 기판(400)상에 형성하는 공정과, p형 웰(410)상에 제1게이트 절연막(321)을 형성하고, n형 웰(420)상에 제2게이트 절연막(331)을 형성하는 공정과, 기판전면에 도핑되지 않은 제1폴리실리콘막(340)과 제1절연막(341)을 순차 형성하는 공정과, 상기 제1절연막(341)을 식각하여 n형 모스 트랜지스터 영역(320)과 p형 모스 트랜지스터 영역(330)에 윈도우(342-1),(342-2)를 각각 형성하는 공정과, p형 웰(410)로 저농도의 n-형 불순물(343-1)을 이온주입하여 n-형 저농도 불순물 영역(326)을 형성하는 공정과, n형 웰(420)로 저농도 p-형 불순물(343-2)을 이온주입하여 p-형 저농도 불순물 영역(336)을 형성하는 공정과, 각 윈도우(342-1),(342-2)의 측벽에 제2폴리실리콘막으로 된 제1스페이서(344-1).(344-2)를 각각 형성하고, 각 윈도우(342-1),(342-2)내의 제1 및 제2게이트 절연막(321),(331)을 노출시키는 공정과, p형 웰(410)로 고농도 n+형 불순물(345-1)을 이온주입하여 n+형 고농도 불순물 영역(327)을 형성하는 공정과, n형 웰(420)로 고농도 p+형 불순물(345-2)을 이온주입하여 p+형 고농도 불순물(337)을 형성하는 공정과, 각 윈도우(342-1),(342-2)내의 노출된 제1 및 제2게이트 절연막(321),(331)상에 제2 및 제3절연막(346-1),(346-2)을 각각 형성하는 공정과, 각 윈도우(342-1),(342-2)내의 제2 및 제3절연막(346-1),(346-2)상에 각각 제3폴리실리콘막(347-1),(347-2)을 각각 형성하는 공정과, 제1절연막(341)을 제거하여 그 하부의 제1폴리실리콘막(340)을 노출시키는 공정과, p형 웰(410)로 p형 불순물(349-1)을 이온주입하여, 각 n-형 저농도 불순물(326)의 일측에 p형 불순물 영역(325)을 각각 형성하는 공정과, n형 웰(420)로 n형 불순물(349-2)을 이온주입하여, 각 p-형 저농도 불순물 영역(336)의 일측에 n형 불순물 영역(335)을 각각 형성하는 공정과, 각 트랜지스터 영역(320),(330)의 제1스페이서(344-1).(344-2)의 측벽에 각각 제2스페이서(352-1),(352-2)를 형성하고, 제1 및 제2게이트 절연막(321),(331)을 노출시키는 공정과, p형 웰(410)로 고농도의 n+형 불순물(353-1)을 이온주입하여, 각 p형 불순물 영역(325)의 일측에 n+형 제2고농도 불순물 영역(328)을 각각 형성하는 공정과, n형 웰(420)로 고농도 p+형 불순물(353-2)을 이온주입하여, 각 n형 불순물 영역(335)의 일측에 p+형 제2고농도 불순물(338)을 각각 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.Implanting p-type impurities into the n-type MOS transistor region 320 of the semiconductor substrate 400 to form the p-type well 410, and n to the p-type MOS transistor region 330 of the semiconductor substrate 400. A process of forming an n-type well 420 by ion implantation of an impurity, and a separation region 310 for separating the n-type MOS transistor region 320 and the p-type MOS transistor region 330. Forming a first gate insulating film 321 on the p-type well 410, forming a second gate insulating film 331 on the n-type well 420, and Forming an undoped first polysilicon film 340 and a first insulating film 341 sequentially, and etching the first insulating film 341 to form an n-type MOS transistor region 320 and a p-type MOS transistor region ( Forming the windows 342-1 and 342-2 in the 330, and ion-implanting low concentration n − type impurities 343-1 into the p-type well 410. forming an n - type low concentration impurity region 326, ion implanting a low concentration p - type impurity 343-2 into the n type well 420, and forming a p - type low concentration impurity region 336; And first spacers 344-1 and 344-2 made of a second polysilicon film on sidewalls of the windows 342-1 and 342-2, respectively, and each window 342-1. , the first and second ion implantation at a high concentration n + type impurity (345-1) to the gate insulating film 321, a step of exposing the (331), p-type well 410 in the (342-2) n + Forming a high concentration impurity region 327, a step of ion implanting a high concentration p + type impurity 345-2 into the n type well 420 to form a p + type high concentration impurity 337, and each window Second and third insulating films 346-1 and 346-2 are formed on the exposed first and second gate insulating films 321 and 331 in 342-1 and 342-2, respectively. And the third polysilicon film 3 on the second and third insulating films 346-1 and 346-2 in the windows 342-1 and 342-2, respectively. 47-1) and 347-2, respectively, removing the first insulating film 341 and exposing the first polysilicon film 340 below the p-type well 410. implanting p-type impurities 349-1 to form p-type impurity regions 325 on one side of each n − -type low concentration impurity 326, and n-type impurities in the n-type well 420. Implanting 349-2) to form n-type impurity regions 335 on one side of each p − -type low concentration impurity region 336, and first spacers of each of the transistor regions 320 and 330. Second spacers 352-1 and 352-2 are formed on sidewalls of 344-2, and the first and second gate insulating layers 321 and 331 are exposed. Process and ion implantation of a high concentration of n + -type impurities 353-1 into the p-type well 410, respectively, and n + -type second high concentration impurity regions 328 on one side of each p-type impurity region 325, respectively. by implanting high-concentration p + -type impurity (353-2) in step with, n-type well 420 is formed, A method of manufacturing a semiconductor device characterized in that on one side of the n-type impurity region 335, a step of forming a p + type high concentration impurity second (338), respectively. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
KR1019950046234A 1995-10-19 1995-12-02 Semiconductor device and manufacturing method of the same KR100199051B1 (en)

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