KR100199051B1 - Semiconductor device and manufacturing method of the same - Google Patents
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Abstract
본 발명은 숏채널효과를 감소시킬 수 있으며, 0.1㎛정도의 채널길이를 콘트롤 하는 것이 가능한 반도체 장치 및 그의 제조방법에 관한 것으로서, 내부에 절연막을 포함한 SOI 기판과, SOI 기판상에 형성된, p형 모스 트랜지스터 영역 및 n형 모스 트랜지스터 영역을 분리하기 위한 분리영역과, n형 모스 트랜지스터 영역의 기판내에 형성된 n+형 제1고농도 불순물 영역과, n형 모스 트랜지스터 영역의 기판내의 상기 n+형 제1고농도 불순물 영역의 양에 각각 형성된 n-형 저농도 불순물 영역과, 상기 n형 모스 트랜지스터 영역의 기판내의 각 n-형 저농도 불순물 영역 일측에 각각 형성된 p형 불순물 영역과, n형 모스 트랜지스터 영역의 기판내의 각 상기 p형 불순물 영역의 일측에 각각 형성된 n+형 제1고농도 불순물 영역과, p형 모스 트랜지스터 영역의 기판내에 형성된 p+형 제1고농도 불순물 영역과, p형 모스 트랜지스터 영역의 기판내의 p+형 제1고농도 불순물 영역의 양측에 각각 형성된 p-형 저농도 불순물 영역과, p형 모스 트랜지스터 영역의 기판내의 각 p-형 저농도 불순물 영역의 일측에 각각 형성된 n형 불순물 영역과, p형 모스 트랜지스터 영역의 기판내의 각 n형 불순물 영역의 일측에 각각 형성된 p+형 제2고농도 불순물 영역과, n형 모스 트랜지스터 영역의 기판상에 형성된 제1게이트 절연막과, p형 모스 트랜지스터 영역의 기판상에 형성된 제2게이트 절연막과, n+형 제1고농도 불순물 영역상부의 제1게이트 절연막상에 형성된 제1절연막과, p+형 제1고농도 불순물 영역상부의 제2게이트 절연막상에 형성된 제2절연막과, n형 모스 트랜지스터 영역의 상기 제1절연막과 각 n-형 저농도 불순물 영역상에 형성된 바디 부분과 p형 불순물 영역 상부에 각각 형성된 스페이서부분으로 구성된 제1게이트와, p형 모스 트랜지스터 영역의 상기 제2절연막과 각 p-형 저농도 불순물 영역상에 형성된 바디부분과 n형 불순물 영역상부에 각각 형성된 스페이서부분으로 구성된 제2게이트를 포함한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device capable of reducing short channel effects and capable of controlling a channel length of about 0.1 μm, and a method of manufacturing the same, comprising: an SOI substrate including an insulating film therein and a p-type formed on the SOI substrate An isolation region for separating the MOS transistor region and the n-type MOS transistor region, an n + type first high concentration impurity region formed in the substrate of the n-type MOS transistor region, and the n + type first in the substrate of the n-type MOS transistor region N - type low concentration impurity regions respectively formed in the amount of high concentration impurity regions, p-type impurity regions respectively formed on one side of each n - type low concentration impurity region in the substrate of the n-type MOS transistor region, and n-type MOS transistor region in the substrate A substrate of an n + type first high concentration impurity region and a p type MOS transistor region respectively formed on one side of each of the p type impurity regions Each in the substrate-type low-concentration impurity region and a p-type MOS transistor region in the formed p + type first high concentration impurity region, formed on both sides of the p + type first high concentration impurity region in the substrate of the p-type MOS transistor regions each p an n - type impurity region formed on one side of the p − type low concentration impurity region, a p + type second high concentration impurity region formed on one side of each n-type impurity region in the substrate of the p-type MOS transistor region, and an n-type MOS transistor region A first gate insulating film formed on the substrate of the p-type MOS transistor region, a second gate insulating film formed on the substrate of the p-type MOS transistor region, a first insulating film formed on the first gate insulating film on the n + type first high concentration impurity region, and p; + type first high concentration impurity region of the second upper gate insulating layer and the second insulating film, n-type MOS transistor regions of the first insulating film and formed on each n-type low concentration impurity Wherein the body portion and configured to respectively formed spacer part on the p-type impurity region above the first gate and, p-type MOS transistor region formed in the reverse-phase second insulating film and each of p - type body portion and the n-type impurity formed on the low concentration impurity region And a second gate formed of a spacer portion respectively formed over the region.
Description
제1도(a)-(c)는 일반적인 모스 트랜지스터의 제조공정도.1 (a)-(c) are manufacturing process diagrams of a general MOS transistor.
제2도는 본 발명의 제1실시예에 따른 CMOS 트랜지스터의 레이아웃도.2 is a layout diagram of a CMOS transistor according to a first embodiment of the present invention.
제3도는 제2도의 3A-3A' 선에 따른 단면 구조도.3 is a cross-sectional structural view taken along line 3A-3A 'of FIG.
제4도(a)-(j)는 제2도의 CMOS 트랜지스터의 제조공정도.4 (a)-(j) are manufacturing process diagrams of the CMOS transistor of FIG.
제5도는 본 발명의 제2실시예에 따른 CMOS 트랜지스터의 단면 구조도.5 is a cross-sectional structure diagram of a CMOS transistor according to a second embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
300 : SOI 기판 310 : 분리영역300: SOI substrate 310: separation region
320 : n 형 트랜지스터 영역 330 : p형 트랜지스터 영역320: n-type transistor region 330: p-type transistor region
321, 331 : 게이트 절연막 323 , 333 : 게이트321, 331: gate insulating film 323, 333: gate
325, 335 : 채널영역 326, 336 : 저농도 드레인 영역325, 335: channel region 326, 336: low concentration drain region
327, 337 : 고농도 드레인 영역 328, 338 : 고농도 소오스 영역327, 337: high concentration drain region 328, 338: high concentration source region
327c, 337c : 드레인 콘택 영역 329-1, 329-2, 339-1, 339-2 : 콘택홀327c and 337c: Drain contact regions 329-1, 329-2, 339-1 and 339-2: Contact holes
360 : 층간 절연막 400 : 실리콘 기판360: interlayer insulating film 400: silicon substrate
410 : p형 웰 420 : n형 웰410 p-type well 420 n-type well
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 특히 0.1㎛정도로 채널 길이의 조절이 가능하여, 핫 캐리어 효과를 감소시킴과 동시에 게이트-드레인간의 기생 캐패시턴스를 최소화할 수 있는 CMOS 트랜지스터 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a CMOS transistor capable of adjusting a channel length to about 0.1 μm, which reduces a hot carrier effect and minimizes parasitic capacitance between gate and drain, and a method of manufacturing the same. It is about.
최근, 모스 트랜지스터는 장비 예를 들면, 포토 및 에칭장비 등의 발달과 함께 서브-미크론(sub-micron) 및 그이하의 서브-하프 미크론(sub-half micron)급까지 크기가 축소되었다.Recently, MOS transistors have been reduced in size to sub-micron and sub-half micron levels with the development of equipment such as photo and etching equipment.
그러나, 아직은 0.1 내지 0.2㎛ 정도의 채널길이를 용이하게 제어하는 것은 어려운 것이 현실이다. 또한, 채널 길이가 줄어들면서 모스 트랜지스터에서의 핫 캐리어(hot carrier)효과도 점점 심해지고 있다.However, it is still difficult to easily control the channel length on the order of 0.1 to 0.2 mu m. In addition, as the channel length decreases, the hot carrier effect in the MOS transistor is also getting worse.
제1도(a)-(c)는 종래의 LDD 구조를 갖는 모스 트랜지스터의 제조공정도를 도시한 것이다.1 (a)-(c) show a manufacturing process diagram of a MOS transistor having a conventional LDD structure.
제1도(a)와 같이, p형 반도체 기판(110)상에 게이트 산화막(120)과 게이트(130)을 형성한다. 이어서, 게이트(130)를 마스크로 하여 기판으로 저농도의 n형 불순물(140)을 이온주입하여 n-형 소오스/드레인 영역(150)을 형성한다.As shown in FIG. 1A, the gate oxide layer 120 and the gate 130 are formed on the p-type semiconductor substrate 110. Subsequently, the n − type source / drain region 150 is formed by ion implanting the low concentration n-type impurity 140 into the substrate using the gate 130 as a mask.
제1도(b)와 같이 기판 전면에 걸쳐 절연막(160)을 형성한 후, 절연막(160)을 이방성식각하여 제1도(c)와 같은 게이트(130)의 측면에 스페이서(170)를 형성한다.After the insulating film 160 is formed over the entire surface of the substrate as shown in FIG. 1 (b), the insulating film 160 is anisotropically etched to form the spacer 170 on the side of the gate 130 as shown in FIG. do.
이어서, 게이트(130)와 스페이서(170)를 마스크로 하여 기판으로 고농도의 n+형 불순물(180)을 이온주입하여 고농도의 소오스/드레인 영역(190)을 형성한다. 이로써, 종래의 LDD 구조를 갖는 모스 트랜지스터가 제조된다.Subsequently, a high concentration of n + type impurity 180 is ion implanted into the substrate using the gate 130 and the spacer 170 as a mask to form a high concentration source / drain region 190. As a result, a MOS transistor having a conventional LDD structure is manufactured.
상기한 바와 같은 종래의 모스 트랜지스터는 LDD 구조를 채택하므로서 숏 채널에 의한 핫 캐리어 효과를 방지하였다. 그러나, 반도체 소자의 크기가 하프-미크론 또는 서브-하프 미크론 이하로 감소됨에 따라 채널길이가 더욱더 짧아져 핫 캐리어 효과를 완전히 방지할 수는 없는 문제점이 생기기 시작했으며, 또한 포토장비의 공정능력 한계 때문에 0.1㎛정도의 채널길이를 갖는 MOS 소자의 제작이 어려워졌다.As described above, the conventional MOS transistor adopts the LDD structure to prevent the hot carrier effect caused by the short channel. However, as the size of semiconductor devices is reduced to less than half-microns or sub-half microns, channel lengths have become shorter, leading to problems that cannot completely prevent the hot carrier effect. Fabrication of MOS devices having a channel length of about 0.1 mu m has become difficult.
본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 기존의 포토장비와 폴리실리콘막의 스페이서 형성기술을 이용하여 0.1㎛ 정도로 채널길이의 조절이 가능한 LDD 구조를 갖는 CMOS 트랜지스터 및 그의 제조방법을 제공하는 데 그목적이 있다.The present invention is to solve the problems of the prior art as described above, a CMOS transistor having an LDD structure capable of adjusting the channel length of about 0.1㎛ using conventional photo equipment and the spacer forming technology of the polysilicon film and its manufacturing method The purpose is to provide.
본 발명의 다른 목적은 LDD 영역과 채널영역이 게이트와 완전히 오버랩되어 핫캐리어 효과를 감소시킬 수 있는 LDD 구조를 갖는 CMOS 트랜지스터 및 그의 제조방법을 제공하는 데 있다.Another object of the present invention is to provide a CMOS transistor having a LDD structure and a method for manufacturing the same, in which an LDD region and a channel region completely overlap with a gate to reduce a hot carrier effect.
본 발명의 또 다른 목적은 채널영역을 듀얼 표면채널영역(dual surface channel)으로 형성하여 줌으로써 종래의 매몰 채널영역(buried channel)에서의 심각한 문제인 숏채널효과를 방지할 수 있는 LDD 구조를 갖는 CMOS 트랜지스터 및 그의 제조방법을 제공하는데 있다.It is still another object of the present invention to form a channel region as a dual surface channel region, thereby forming a CMOS transistor having an LDD structure capable of preventing a short channel effect, which is a serious problem in a buried channel, according to the related art. And a method for producing the same.
본 발명의 또 다른 목적은, 드레인 영역을 사이에 두고 2개의 소오스 영역을 형성하여 전류 구동능력을 향상시킬 수 있는 LDD 구조를 갖는 CMOS 트랜지스터 및 그의 제조방법을 제공하는데 있다.It is still another object of the present invention to provide a CMOS transistor having an LDD structure capable of improving current driving capability by forming two source regions with a drain region interposed therebetween, and a method of manufacturing the same.
본 발명의 또 다른 목적은 드레인 영역상부에 두꺼운 산화막을 형성하여 줌으로써 게이트가 LDD 영역과 오버랩된 GOLD(Gate Overlapped LDD)구조에서 문제가 되는 게이트-드레인간의 기생 캐패시턴스를 최소화 할 수 있는 LDD 구조를 갖는 CMOS 트랜지스터 및 그의 제조방법을 제공하는데 있다.Another object of the present invention is to form a thick oxide film on the drain region to have an LDD structure capable of minimizing the parasitic capacitance between gate and drain which is a problem in the gate overlapped LDD (GOLD) structure in which the gate overlaps the LDD region. The present invention provides a CMOS transistor and a method of manufacturing the same.
본 발명의 또 다른 목적은 드레인 영역의 양측에 셀프-얼라인형태로 LDD 영역없이 고농도 소오스영역을 형성하여 줌으로써 소오스 저항을 감소시킬 수 있는 LDD 구조를 갖는 CMOS 트랜지스터 및 그의 제조방법을 제공하는 데 있다.It is still another object of the present invention to provide a CMOS transistor having a LDD structure capable of reducing source resistance by forming a high concentration source region without an LDD region in a self-aligned form on both sides of a drain region, and a manufacturing method thereof. .
상기 목적을 달성하기 위한 본 발명은 내부에 절연막을 포함한 SOI 기판과, SOI 기판상에 형성된, p형 모스 트랜지스터 영역 및 n형 모스 트랜지스터 영역을 분리하기 위한 분리영역과, n형 모스 트랜지스터 영역의 기판내에 형성된 n+형 제1고농도 불순물 영역과 n형 모스 트랜지스터 영역의 기판내의 상기 n+형 제1고순도 불순물 영역의 양측에 각각 형성된 n-형 저농도 불순물 영역과, 상기 n형 모스 트랜지스터 영역의 기판내의 각 n-형 저농도 불순물 영역 일측에 각각 형성된 p형 불순물 영역과, n형 모스 트랜지스터 영역의 기판내의 각 상기 p형 불순물 영역의 일측에 각각 형성된 n+형 제2고농도 불순물 영역과, p형 모스 트랜지스터 영역의 기판내에 형성된 p+형 제1고농도 불순물 영역 , p형 모스 트랜지스터 영역의 기판내의 p+형 제1고농도 불순물 영역의 양측에 각각 형성된 p-형 저농도 불순물 영역과, p형 모스 트랜지스터 영역의 기판내의 각 p-형 저농도 불순물 영역의 일측에 각각 형성된 n형 불순물 영역과, p형 모스 트랜지스터 영역의 기판내의 각 n형 불순물 영역의 일측에 각각 형성된 p+형 제2고농도 불순물 영역과, n형 모스 트랜지스터 영역의 기판상에 형성된 제1게이트 절연막과, p형 모스 트랜지스터 영역의 기판상에 형성된 제2게이트 절연막과, n+형 제1고농도 불순물 영역상부의 제2게이트 절연막상에 형성된 제1절연막과, p+형 제1고농도 불순물 영역상부의 제2게이트 절연막상에 형성된 제2절연막과, n형 모스 트랜지스터 영역의 상기 제1절연막과 각 n-형 저농도 불순물 영역상에 형성된 바디부분과 p형 불순물 영역상부의 제1게이트 절연막상에 형성된 스페이서부분으로 구성된 제1게이트와, p형 모스 트랜지스터 영역의 상기 제2절연막과 각 p-형 저농도 불순물 영역상에 형성된 바디 부분과 n형 불순물 영역상부의 제2게이트 절연막상에 형성된 스페이서부분으로 구성된 제2게이트를 포함하는 반도체 장치를 제공하는 것을 특징으로 한다.The present invention for achieving the above object is an SOI substrate including an insulating film therein, a separation region for separating the p-type MOS transistor region and the n-type MOS transistor region formed on the SOI substrate, and the substrate of the n-type MOS transistor region in a substrate of the type low-concentration impurity region and the n-type MOS transistor region in the formed n + type a first high concentration impurity region and the n-type MOS transistor regions of the n + type first high purity, respectively formed on both sides of the impurity region n in the substrate of the P - type impurity regions formed on one side of each n − type low concentration impurity region, n + type second high concentration impurity regions formed on one side of each of the p-type impurity regions in the substrate of the n-type MOS transistor region, and p-type MOS transistor p + type first high concentration impurity region formed in the substrate of a region, p + type first high concentration impurity in the substrate of the p-type MOS transistor region Formed on both sides of the region, each p - type low concentration impurity region, and each of p in the substrate of the p-type MOS transistor region - n type impurity regions formed respectively at one side of the lightly doped impurity region and, each n in the substrate of the p-type MOS transistor region A p + type second high concentration impurity region formed on one side of the type impurity region, a first gate insulating film formed on the substrate of the n-type MOS transistor region, a second gate insulating film formed on the substrate of the p-type MOS transistor region, a first insulating film formed on the second gate insulating film on the n + type first high concentration impurity region, a second insulating film formed on the second gate insulating film on the p + type first high concentration impurity region, and an n-type MOS transistor region the first insulating film and each of n - consists of a spacer portion formed in the lightly doped impurity regions onto the body part and the p-type impurity region formed in the upper portion of the first gate insulation film A second gate configured in a spacer portion formed in the lightly doped impurity region a second gate insulating film of the upper body portion and the n-type impurity region formed in-first gate and, p-type MOS transistor region and the second insulating film and each of p It is characterized by providing a semiconductor device comprising.
또한, 본 발명은 SOI 기판을 준비하는 공정과, SOI 기판상에 분리영역을 형성하여 n형 모스 트랜지스터 영역과 p형 모스 트랜지스터 영역을 분리시켜 주는 공정과, n형 모스 트랜지스터 영역상에 제1게이트 절연막을 형성하고 p형 모스 트랜지스터 영역상에 제2게이트 절연막을 형성하는 공정과, 기판전면에 도핑되지 않은 제1폴리실리콘막과 제1절연막을 순차 형성하는 공정과, 상기 제1절연막을 식각하여 n형 모스 트랜지스터 영역과 p형 모스 트랜지스터 영역에 윈도우를 각각 형성하는 공정과, n형 모스 트랜지스터 영역의 기판으로 저농도의 n-형 불순물을 이온주입하여 n-형 저농도 불순물 영역을 형성하는 공정과, p형 모스 트랜지스터 영역의 기판으로 저농도의 p-형 불순물을 이온주입하여 p-형 저농도 불순물 영역을 형성하는 공정과, 각 윈도우의 측벽에 제2폴리실리콘막으로 된 제1스페이서를 각각 형성하고, 각 윈도우내의 제1 및 제2게이트 절연막을 노출시키는 공정과, n형 모스 트랜지스터 영역의 기판으로 n+형 고농도 불순물을 이온주입하여 n+형 제1고농도 불순물 영역을 형성하는 공정과, p형 모스 트랜지스터 영역의 기판으로 고농도의 p+형 불순물을 이온주입하여 p+형 제1고농도 불순물 영역을 형성하는 공정과, 각 윈도우내의 노출된 제1및 제2게이트 절연막상에 제2 및 제3절연막을 각각 형성하는 공정과, 각 윈도우내에 제2 및 제3절연막상에 제3폴리실리콘막을 각각 형성하는 공정과, 제1절연막을 제거하여 그 하부의 제1폴리실리콘막을 노출시키는 공정과, n형 모스 트랜지스터 영역의 기판으로 p형 불순물을 이온주입하여, 각 n-형 저농도 불순물 영역의 일측에 p형 불순물 영역을 각각 형성하는 공정과, p형 모스 트랜지스터 영역의 기판으로 n형 불순물을 이온주입하여, 각 p-형 저농도 불순물 영역의 일측에 n형 불순물 영역을 각각 형성하는 공정과, 각 트랜지스터 영역의 제1스페이서의 측벽에 각각 제2스페이서를 형성하고 제1 및 제2게이트 절연막을 노출시키는 공정과, n형 모스 트랜지스터 영역의 기판으로 고농도의 n+형 불순물을 이온주입하여, 각 p형 불순물 영역의 일측에 n+형 제2고농도 불순물 영역을 각각 형성하는 공정과, p형 모스 트랜지스터 영역의 기판으로 고농도의 p+형 불순물을 이온주입하여, 각 n형 불순물 영역의 일측에 p+형 제2고농도 불순물 영역을 각각 형성하는 공정을 포함하는 반도체 장치의 제조방법을 제공하는 것을 특징으로 한다.In addition, the present invention provides a process of preparing an SOI substrate, a process of forming an isolation region on the SOI substrate to separate the n-type MOS transistor region from the p-type MOS transistor region, and a first gate on the n-type MOS transistor region. Forming an insulating film and forming a second gate insulating film on the p-type MOS transistor region, sequentially forming an undoped first polysilicon film and a first insulating film on the front surface of the substrate, and etching the first insulating film. forming a window in each of the n-type MOS transistor region and the p-type MOS transistor region, forming a n - type low concentration impurity region by ion implanting a low concentration of n - type impurity into a substrate of the n - type MOS transistor region, a p-type substrate region of the MOS transistor of the low-concentration p - type ion implanting impurities to p - type and the step of forming a low-concentration impurity regions, each window Second poly to respectively form a first spacer of a silicon film, and ion implantation of n + type high concentration impurity of the first and second gate insulating film in each window to the process, and, n-type substrate of the MOS transistor region to expose the side wall a process of forming an n + type first high concentration impurity region, a process of ion implanting a high concentration of p + type impurity into a substrate of a p type MOS transistor region to form a p + type first high concentration impurity region, and exposure in each window Forming second and third insulating films on the first and second gate insulating films, forming a third polysilicon film on the second and third insulating films in each window, and removing the first insulating film. Exposing the first polysilicon film underneath and ion implanting p-type impurities into the substrate of the n-type MOS transistor region, thereby forming a p-type impurity region on one side of each n - type low concentration impurity region. Forming the n - type impurity region on one side of each p − -type low concentration impurity region by ion implanting n-type impurities into the substrate of the p-type MOS transistor region, and first spacer of each transistor region Forming a second spacer on the sidewalls of the semiconductor substrate and exposing the first and second gate insulating films, and implanting a high concentration of n + -type impurities into the substrate of the n-type MOS transistor region, forming an n + type second high concentration impurity region, and ion implanting a high concentration of p + type impurity into the substrate of the p type MOS transistor region, thereby forming a p + type second high concentration impurity region on one side of each n type impurity region It is characterized by providing a method of manufacturing a semiconductor device comprising a step of forming each.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
제2도는 본 발명의 실시예에 따른 CMOS 트랜지스터의 레이아웃이고, 제3도는 제2도의 A-A' 선에 따른 단면 구조를 도시한 것이다 .FIG. 2 is a layout of a CMOS transistor according to an embodiment of the present invention, and FIG. 3 shows a cross-sectional structure along the line AA ′ of FIG. 2.
제3도를 참조하면, 본 발명의 제1실시예에 따른 CMOS 트랜지스터는 내부에 절연막(301)이 형성된 SOI 기판(300)과, n형 모스 트랜지스터 영역(320)과 p형 모스 트랜지스터 영역(330)을 분리시켜 주기 위한 SOI 기판(300)상에 형성된 분리영역(310)과, SOI 기판의 p형 모스 트랜지스터 영역(330)에 형성된 p형 모스 트랜지스터와, n형 모스 트랜지스터 영역(320)에 형성된 n형 모스 트랜지스터를 구비한다.Referring to FIG. 3, a CMOS transistor according to a first embodiment of the present invention includes an SOI substrate 300 having an insulating film 301 therein, an n-type MOS transistor region 320, and a p-type MOS transistor region 330. Is formed in the isolation region 310 formed on the SOI substrate 300, the p-type MOS transistor formed in the p-type MOS transistor region 330 of the SOI substrate, and the n-type MOS transistor region 320. An n-type MOS transistor is provided.
상기 분리영역(310)은 SOI 기판(300)의 절연막(301)까지 형성되어 n형 모스 트랜지스터 영역(320)과 p형 모스 트랜지스터 영역(330)은 전기적으로 완전히 분리되어진다.The isolation region 310 is formed up to the insulating film 301 of the SOI substrate 300 so that the n-type MOS transistor region 320 and the p-type MOS transistor region 330 are electrically separated completely.
이를 위하여 본 발명에서 사용되는 SOI 기판(300)은 절연막(301)상부의 실리콘막(302)의 두께가 1000내지 2000Å의 정도로 아주 얇은 것을 사용해야 한다.To this end, the SOI substrate 300 used in the present invention should use a very thin thickness of the silicon film 302 on the insulating film 301 of 1000 to 2000Å.
SOI 기판(300)의 n형 모스 트랜지스터 영역(320)에서는 SOI 기판(300)내에 형성된 n+형 제1고농도 불순물 영역(327)과, 상기 n+형 고농도 불순물 영역(327)의 양측에 각각 형성된 n-형 저농도 불순물 영역(326)과, 각 n-형 저농도 불순물 영역(326)의 일측에 각각 형성된 p형 불순물 영역(325)와, p형 불순물 영역(325) 일측에 각각 형성된 n+형 제2고농도 불순물 영역(328)을 포함한다.In the n-type MOS transistor region 320 of the SOI substrate 300, the n + type first high concentration impurity regions 327 formed in the SOI substrate 300 and the n + type high concentration impurity regions 327 are respectively formed on both sides. n - type low concentration impurity regions 326, p-type impurity regions 325 formed on one side of each of the n - type low concentration impurity regions 326, and n + type agents formed on one side of the p-type impurity regions 325, respectively. And a high concentration impurity region 328.
이때, 제1고농도 불순물 영역(327)은 고농도 드레인 영역으로 작용하고, 저농도 불순물 영역(326)은 LDD 영역으로 작용하며, p형 불순물 영역(325)은 n형 모스 트랜지스터의 채널영역으로 작용하고, 제2고농도 불순물 영역(328)은 고농도 소오스 영역으로 작용한다.In this case, the first high concentration impurity region 327 serves as a high concentration drain region, the low concentration impurity region 326 serves as an LDD region, and the p type impurity region 325 serves as a channel region of an n-type MOS transistor, The second high concentration impurity region 328 serves as a high concentration source region.
n형 모스 트랜지스터 영역(320)의 SOI 기판(300)상에 형성된, 산화막으로 된 게이트 절연막(321)과, 게이트 절연막(321)상에 형성된 바디부분(323-1)과 바디부분(323-1)의 측벽에 각각 형성된 스페이서부분(323-2)로 된 게이트(323-1, 323-2)를 포함한다.A gate insulating film 321 made of an oxide film formed on the SOI substrate 300 of the n-type MOS transistor region 320, a body portion 323-1 and a body portion 323-1 formed on the gate insulating film 321. Gates 323-1 and 323-2 each having spacer portions 323-2 formed on sidewalls of the < RTI ID = 0.0 >
한편, SOI 기판(300)의 p형 모스 트랜지스터 영역(330)에서는 SOI 기판(300)상에 형성된 p+형 제1불순물 영역(337)과, 상기 p+형 불순물 영역(337)의 양측에 각각 형성된 저농도의 p-형 불순물 영역(336)과, 각 저농도의 p-형 불순물 영역(336) 일측에 각각 형성된 n형 불순물 영역(335)과, 각 n형 불순물 영역(335)의 일측에 각각 형성된 p+형 제2불순물 영역(338)을 포함한다.Meanwhile, in the p-type MOS transistor region 330 of the SOI substrate 300, the p + type first impurity region 337 formed on the SOI substrate 300 and the p + type impurity region 337 are respectively formed on both sides. each of which is formed at a side of the n-type impurity regions 335 and each n-type impurity region 335, each formed at a side-type impurity regions 336 - a low concentration of the p-formed-type impurity regions 336 and each of the low concentration of p a p + type second impurity region 338.
이때, 제1고농도 불순물 영역(327)은 고농도 드레인 영역으로 작용하고, 저농도 불순물 영역(336)은 LDD 영역으로 작용하며, n형 불순물 영역(335)은 p 형 모스 트랜지스터의 채널영역으로 작용하고, 제2고농도 불순물 영역(338)은 고농도 소오스 영역으로 작용한다.In this case, the first high concentration impurity region 327 serves as a high concentration drain region, the low concentration impurity region 336 serves as an LDD region, and the n type impurity region 335 serves as a channel region of a p-type MOS transistor, The second high concentration impurity region 338 serves as a high concentration source region.
p형 모스 트랜지스터 영역(330)의 SOI 기판(300)상에 형성된, 산화막으로 된 게이트 절연막(331)과, 게이트 절연막(331)상에 형성된 바디부분(333-1)과 바디부분(333-1)의 측벽에 형성된 스페이서부분(333-2)로 된 게이트(333-1, 333-2)를 포함한다.A gate insulating film 331 made of an oxide film formed on the SOI substrate 300 of the p-type MOS transistor region 330, a body portion 333-1 and a body portion 333-1 formed on the gate insulating film 331. Gates 333-1 and 333-2 made of spacer portions 333-2 formed on sidewalls of the substrate.
또한, 본 발명의 CMOS 트랜지스터는 기판전면에 걸쳐 형성된 층간 절연막(360)을 더 포함한다.In addition, the CMOS transistor of the present invention further includes an interlayer insulating film 360 formed over the entire surface of the substrate.
그리고, n형 모스 트랜지스터의 n+형 제2고농도 불순물 영역(328)상에 형성된 콘택홀(329-1)과, 층간 절연막(360)상에 형성되어 콘택홀(329-1)을 통해 n+형 제2고농도 불순물 영역(328)과 연결되는 n형 모스 트랜지스터의 소오스전극(329-3)을 더 포함한다.Then, the contact hole is formed on the (329-1) and an interlayer insulating film 360 is formed on the n + type second high concentration impurity region 328 of the n-type MOS transistor through a contact hole (329-1) n + A source electrode 329-3 of the n-type MOS transistor connected to the type second high concentration impurity region 328 is further included.
p형 모스 트랜지스터의 p+형 제2고농도 불순물 영역(338)상에 형성된 콘택홀(339-1)과, 층간 절연막(360)상에 형성되어 콘택홀(339-1)을 통해 p+형 제2고농도 불순물 영역(338)과 연결되는 p형 모스 트랜지스터의 소오스전극(339-3)을 더 포함한다.of the p-type MOS transistor p + type second high concentration impurity region is formed on the contact hole (339-1) and an interlayer insulating film 360 is formed on the (338) through a contact hole (339-1) p + type the The semiconductor device further includes a source electrode 339-3 of the p-type MOS transistor connected to the two high concentration impurity regions 338.
상기한 바와 같은 구조를 갖는 본 발명의 CMOS 트랜지스터에 따르면, n형 모스 트랜지스터가 LDD 구조를 갖을 뿐만 아니라 게이트(323-1, 323-2)가 채널영역(325)뿐만 아니라 채널영역(325)의 일측에 각각 형성된 LDD 영역(326)과 오버랩된 구조를 갖는다.According to the CMOS transistor of the present invention having the structure as described above, not only the n-type MOS transistor has an LDD structure, but also the gates 323-1 and 323-2 have not only the channel region 325 but also the channel region 325. It has a structure overlapping with the LDD region 326 formed on one side.
그리고, p형 모스 트랜지스터도 LDD 구조를 갖을 뿐만 아니라 게이트(333-1, 333-2)가 채널영역(335)뿐만 아니라 LDD 영역(336)과 오버랩된 구조를 갖는다. 따라서, 숏 채널에 의한 핫 캐리어의 영향을 줄일 수 있다.The p-type MOS transistor also has an LDD structure, and the gates 333-1 and 333-2 overlap the LDD region 336 as well as the channel region 335. Therefore, the influence of the hot carriers by the short channel can be reduced.
이때, 각 모스 트랜지스터의 고농도 드레인 영역(327),(337)이 게이트(323-1, 323-2), (333-1, 333-2)와 완전히 오버랩되어 있으므로, 제2도의 A-A'선에 따른 단면 구조에서는 드레인전극을 위한 콘택홀(329-2),(339-2)이 도시되지 않는다.At this time, since the high concentration drain regions 327 and 337 of the respective MOS transistors overlap completely with the gates 323-1, 323-2, and 333-1, 333-2, A-A 'in FIG. In the cross-sectional structure along a line, contact holes 329-2 and 339-2 for drain electrodes are not shown.
따라서, 본 발명에서는 제2도에 도시된 바와 같이 드레인전극을 위한 콘택홀(329-2), (339-2)을 형성하기 위하여 게이트의 끝단에서 각 상기 드레인 영역(327)(337)으로부터 연장 형성된 드레인 콘택트 영역(327C),(337C)을 더 포함한다. 각 트랜지스터의 드레인전극을 위한 콘택홀(329-2),(339-2)이 드레인 콘택 영역(327C),(337C)에 각각 형성되므로, 이를 통해 각 트랜지스터의 드레인 전극(329-4),(339-4)이 드레인 영역(327),(337)과 전기적으로 연결되어진다.Accordingly, in the present invention, as shown in FIG. 2, each of the drain regions 327 and 337 extends from the end of the gate to form contact holes 329-2 and 339-2 for drain electrodes. The formed drain contact regions 327C and 337C are further included. Contact holes 329-2 and 339-2 for drain electrodes of the respective transistors are formed in the drain contact regions 327C and 337C, respectively, and thus through the drain electrodes 329-4 and (3) of the transistors. 339-4 are electrically connected to the drain regions 327 and 337.
본 발명의 CMOS 트랜지스터는 각 트랜지스터 영역(320),(330)에 절연막(346-1), (346-2)이 각각 형성되어 있다. 구체적으로, 상기 절연막(346-1)은 게이트 절연막(321)상에 상기 드레인 영역(327)에 대응되도록 형성되어 있고, 상기 절연막(346-2)는 게이트 절연막(331)상에 상기 드레인 영역(337)에 대응되도록 형성되어 있다. 상기 각 절연막(346-1), (346-2)은 각 트랜지스터의 드레인용 n+형 및 p+형 제1고농도 불순물 영역(327),(337)이 게이트와 오버랩되지 않도록 하여 게이트-드레인 영역간의 기생 캐패시턴스를 최소화시켜 주는 역할을 한다 .In the CMOS transistor of the present invention, insulating films 346-1 and 346-2 are formed in the transistor regions 320 and 330, respectively. Specifically, the insulating layer 346-1 is formed on the gate insulating layer 321 to correspond to the drain region 327, and the insulating layer 346-2 is formed on the gate insulating layer 331. 337). Each of the insulating layers 346-1 and 346-2 is configured to prevent the n + type and p + type first high concentration impurity regions 327 and 337 of the transistors from overlapping with the gate so as to not overlap the gate. Minimizes parasitic capacitances.
n형 모스 트랜지스터의 게이트(323-1, 323-2)는 절연막(346-1)상에 형성된 제3폴리실리콘막(347-1)과 저농도의 n-형 불순물 영역(326)상부의 게이트 절연막(321)상에 형성된 제2폴리실리콘막(344-1) 및 제2 및 제3폴리실리콘막(344-1), (347-1) 상에 형성된 텅스텐 실리사이드(348-1)으로 된 바디부분(323-1)과, p형 불순물 영역(325)상에 형성된 제1폴리실리콘막(340-1)과 제1폴리실리콘막(340-1)상에 형성된 제4폴리실리콘막(352-1)으로 된 스페이서부분(323-2)으로 이루어졌다.The gates 323-1 and 323-2 of the n-type MOS transistor are formed of the third polysilicon film 347-1 formed on the insulating film 346-1 and the gate insulating film on the low concentration n − type impurity region 326. Body parts of the second polysilicon film 344-1 formed on the 321 and the tungsten silicide 348-1 formed on the second and third polysilicon films 344-1 and 347-1. 323-1, and the fourth polysilicon film 352-1 formed on the p-type impurity region 325 and the first polysilicon film 340-1 formed on the first polysilicon film 340-1. And a spacer portion 323-2.
p형 모스 트랜지스터의 게이트(333-1, 333-2)는 절연막(346-2)상에 형성된 제3폴리실리콘막(347-2)과 저농도의 p-형 불순물 영역(336)상부의 게이트 절연막(331)상에 형성된 제2폴리실리콘막(344-2) 및 제2 및 제3폴리실리콘막(344-2_, (347-2)상에 형성된 텅스텐 실리사이드(348-2)으로 된 바디부분(333-1)과, n형 불순물 영역(335)상에 형성된 제1폴리실리콘막(340-2)과, 제1폴리실리콘막(340-2)상에 형성된 제4폴리실리콘막(352-2)으로 된 스페이서부분(333-2)으로 이루어졌다.Gates 333-1 and 333-2 of the p-type MOS transistor are formed of the third polysilicon film 347-2 formed on the insulating film 346-2 and the gate insulating film over the low concentration p − type impurity region 336. A body portion of tungsten silicide 348-2 formed on the second polysilicon film 344-2 formed on the 331 and the second and third polysilicon films 344-2_ and 347-2 ( 333-1, the first polysilicon film 340-2 formed on the n-type impurity region 335, and the fourth polysilicon film 352-2 formed on the first polysilicon film 340-2. And a spacer portion 333-2.
이들 게이트를 구성하는 스페이서부분(323-2),(333-2)은 n형 모스 트랜지스터의 경우에는 n+형으로, p형 모스 트랜지스터의 경우는 p+형으로 도핑되어 듀얼게이트가 형성되므로 각 트랜지스터가 표면채널 CMOS 트랜지스터로 동작할 수 있도록 해준다.The spacer portions 323-2 and 333-2 constituting these gates are doped with n + type in the case of an n-type MOS transistor and p + type in the case of a p-type MOS transistor. It allows the transistor to operate as a surface channel CMOS transistor.
또한, 게이트(323-1, 323-2), (333-1, 333-2)의 스페이서부분(323-2), (333-2)하부에 채널영역(325, 335)이 셀프-얼라인형태로 형성되어 있고 폴리 스페이서의 형성기술에 따라 채널길이를 0.1㎛까지 제어할 수 있다.In addition, the channel regions 325 and 335 are self-aligned under the spacer portions 323-2 and 333-2 of the gates 323-1 and 323-2 and 333-1 and 333-2. It is formed in the shape and can control the channel length to 0.1㎛ according to the technology of forming the poly spacer.
제4도(a)∼(j)는 발명의 제1실시예에 따른 CMOS 트랜지스터의 제조공정도를 도시한 것이다.4 (a) to (j) show manufacturing process diagrams of the CMOS transistor according to the first embodiment of the present invention.
제4도(a)와 같이, 내부에 산화막과 같은 절연막(301)을 갖으며, 절연막(301)상부의 실리콘막(302)의 두께가 1000 내지 2000Å인 SOI(Silicon On insulator)기판(300)을 준비한다. 이때, SOI 기판의 실리콘막은 도핑되지 않은 것을 사용하는 것이 좋다.As shown in FIG. 4A, a silicon on insulator (SOI) substrate 300 having an insulating film 301 such as an oxide film therein and having a thickness of 1000 to 2000 micrometers on the silicon film 302 on the insulating film 301. Prepare. At this time, it is preferable to use an undoped silicon film of the SOI substrate.
이어서, 제2도에 도시된 바와 같은 액티브영역을 위한 마스크(320'),(330')를 이용하여 LOCOS 공정을 진행하여 n형 모스 트랜지스터 영역(320)과 p형 모스 트랜지스터 영역(330)을 분리시켜 주기 위한 분리영역(310)을 형성한다. 로코스 공정시 분리영역(310)이 SOI 기판(300)의 내부절연막(301)까지 진행하여 n형 모스 트랜지스터 영역(320)과 p형 모스 트랜지스터 영역(330)을 완전히 분리시켜 준다.Subsequently, the LOCOS process is performed using the masks 320 'and 330' for the active regions as shown in FIG. 2 to form the n-type MOS transistor region 320 and the p-type MOS transistor region 330. An isolation region 310 is formed for separation. In the LOCOS process, the isolation region 310 proceeds to the internal insulating layer 301 of the SOI substrate 300 to completely separate the n-type MOS transistor region 320 and the p-type MOS transistor region 330.
SOI 기판(300)상에 산화막을 100 내지 150Å 의 두께로 형성하여 각각 n형 모스 트랜지스터의 게이트 절연막(321)과 p형 모스 트랜지스터의 게이트 절연막(331)을 형성한다.An oxide film is formed on the SOI substrate 300 to a thickness of 100 to 150 Å to form a gate insulating film 321 of an n-type MOS transistor and a gate insulating film 331 of a p-type MOS transistor, respectively.
제4도(b)와 같이, 기판전면에 불순물이 도핑되지 않은 제1폴리실리콘막(340)을 500Å의 두께로 증착하고, 그 위에 질화막(341)을 3000 내지 4000Å의 두께로 형성한다.As shown in FIG. 4 (b), a first polysilicon film 340 not doped with impurities is deposited on the entire surface of the substrate to a thickness of 500 GPa, and a nitride film 341 is formed thereon to a thickness of 3000 to 4000 GPa.
제4도(c)와 같이, 제2도에 도시된 바와같은 게이트용 마스크(321'), (331')를 이용하여 질화막(341)을 식각하여 각 트랜지스터 영역(320),(330)에 윈도우(342-1),(342-2)를 형성한다. 이때, 질화막(341)의 식각시 그 하부의 도핑되지 않은 제1폴리실리콘막(340)은 식각정지층으로 작용한다.As shown in FIG. 4C, the nitride film 341 is etched using the gate masks 321 ′ and 331 ′ as shown in FIG. 2 to each transistor region 320 and 330. The windows 342-1 and 342-2 are formed. In this case, when the nitride layer 341 is etched, the undoped first polysilicon layer 340 serves as an etch stop layer.
이어서, 제2도에 도시된 바와 같은 n+형 소오스용 마스트(325')를 사용하여 n형 모스 트랜지스터 영역(320)에 해당하는 기판(300)으로 저농도의 n-형 불순물(343-1)을 이온주입(경사(tilt)=0°)하여 n형 모스 트랜지스터의 n-형 저농도 드레인 영역(LDD)(326)을 형성하고, 이어서 p+형 소오스용 마스크(335')를 사용하여 p형 모스 트랜지스터 영역(330)에 해당하는 기판(300)으로 저농도의 p-형 불순물(343-2)을 이온주입(경사(tilt)=0°)하여 p형 모스 트랜지스터의 p-형 저농도 드레인 영역(LDD)(336)을 형성한다.Subsequently, a low concentration of n − -type impurities 343-1 is applied to the substrate 300 corresponding to the n-type MOS transistor region 320 using the n + type source mast 325 ′ as shown in FIG. 2. Ion implantation (tilt = 0 °) to form the n - type low concentration drain region (LDD) 326 of the n - type MOS transistor, and then p-type using a p + type source mask 335 '. MOS transistor region 330 of the low-concentration p in the substrate 300 corresponding to the ion the type impurity (343-2) injection (inclination (tilt) = 0 °) to p of the p-type MOS transistor-type lightly doped drain region ( LDD) 336 is formed.
여기서, n형 불순물로는 Ph가 사용되고, p형 불순물로는 B가 사용된다.Ph is used as the n-type impurity and B is used as the p-type impurity.
제4도(d)와 같이 불순물이 도핑되지 않은 제2폴리실리콘막을 1500Å의 두께로 증착한 다음 반응성 이온 에칭법(RIE)으로 식각하여 각 윈도우(342-1),(342-2)내의 질화막(341)의 측벽에 폴리 스페이서(344-1)(344-2)를 형성한다.As shown in FIG. 4 (d), a second polysilicon film not doped with impurities is deposited to a thickness of 1500 kPa, and then etched by reactive ion etching (RIE) to form nitride films in the windows 342-1 and 342-2. Poly spacers 344-1 and 344-2 are formed on sidewalls of 341.
이때, 폴리 스페이서(344-1), (344-2)의 형성 후 폴리 스페이서(344-1), (344-2)의 형성에 따라 윈도우(342-1), (342-2)내의 노출된 제1폴리실리콘막(340)을 오버 에칭한다. 이에 따라 각 윈도우(342-1),(342-2)내의 게이트 절연막(321),(331)이 노출된다.At this time, after the poly spacers 344-1 and 344-2 are formed, the exposed portions within the windows 342-1 and 342-2 according to the formation of the poly spacers 344-1 and 344-2. The first polysilicon film 340 is overetched. As a result, the gate insulating films 321 and 331 in the windows 342-1 and 342-2 are exposed.
이어서, n형 모스 트랜지스터와 p형 모스 트랜지스터의 고농도 드레인 영역을 형성하는데, 먼저 제2도에 도시된 바와같은 n+형 소오스용 마스크(325')를 사용하여 n형 모스 트랜지스터 영역(320)에 해당하는 기판(300)으로 고농도의 n+형 불순물(345-1)을 이온주입(경사(tilt)=0°)하여 n형 모스 트랜지스터의 고농도의 n+형 드레인 영역(327)을 형성하고, 이어서 p+형 소스용 마스크(335')를 사용하여 p형 모스 트랜지스터 영역(330)에 해당하는 기판(300)으로 고농도의 p+형 불순물(345-2)을 이온주입(경사(tilt)=0°)하여 p형 모스 트랜지스터의 고농도의 p+형 드레인 영역(337)을 형성한다.Subsequently, a high concentration drain region of the n-type MOS transistor and the p-type MOS transistor is formed. First, the n-type MOS transistor region 320 is formed by using an n + -type source mask 325 'as shown in FIG. High concentration n + type drain region 327 of the n type MOS transistor is formed by ion implantation (tilt = 0 °) of high concentration n + type impurity 345-1 into the corresponding substrate 300, Subsequently, a high concentration of p + -type impurities 345-2 are ion implanted into the substrate 300 corresponding to the p-type MOS transistor region 330 using the p + type mask 335 ′ (tilt = 0). To form a high concentration p + type drain region 337 of the p type MOS transistor.
여기서, n형 불순물로는 As가 사용되고 , p형 불순물로는 B가 사용된다.Here, As is used as the n-type impurity, and B is used as the p-type impurity.
이 공정을 통해 n 형 모스 트랜지스터의 폴리 스페이서(344-1)는 n-형 불순물로, p형 모스 트랜지스터의 폴리 스페이서(344-2)는 p-형 불순물로 도핑된다.Through this process, the poly spacer 344-1 of the n - type MOS transistor is doped with n − -type impurities, and the poly spacer 344-2 of the p-type MOS transistor is doped with p − type impurities.
제4도(e)를 참조하면, 고농도 드레인 영역(327),(337)형성후, 기판 전면에 저온 산화막(346)을 5000내지 7000Å의 두께로 증착한다.Referring to FIG. 4E, after forming the high concentration drain regions 327 and 337, a low temperature oxide film 346 is deposited on the entire surface of the substrate to a thickness of 5000 to 7000 Å.
제4도(f)와 같이, 저온 산화막(346)상에 포트 레지스트막(도면상에는 미도시)을 도포한 후 에치백한다. 이에 따라 질화막(341)상부의 저온 산화막(346)이 식각되어 각 윈도우(342-1), (342-2)내에만 저온 산화막(346-1), (346-2)이 남게 된다. 이때, 상기의 저온 산화막(346)의 에치백 공정시 그 하부의 질화막(341)은 식각 정지층(etch stopper)으로서 작용한다.As shown in FIG. 4 (f), a port resist film (not shown) is applied on the low temperature oxide film 346 and then etched back. As a result, the low temperature oxide film 346 on the nitride film 341 is etched to leave the low temperature oxide films 346-1 and 346-2 only in the windows 342-1 and 342-2. At this time, in the etch back process of the low temperature oxide film 346, the nitride film 341 under the lower portion acts as an etch stopper.
이어서, 각 윈도우(342-1), (342-2)내에 남아 있는 저온 산화막(346-1), (346-2)을 선택적으로 에칭하여 각 윈도우내에 저온산화막(346-1), (346-2)이 1/2 정도만 채워지도록 한다.Subsequently, the low-temperature oxide films 346-1 and 346-2 remaining in the windows 342-1 and 342-2 are selectively etched to cool the low-temperature oxide films 346-1 and 346- in each window. 2) Fill only about 1/2 of this.
이때, 각 윈도우(342-1), (342-2)내에 남아있는 저온 산화막(346-1),(346-2)은 후속의 각 트랜지스터의 게이트 형성공정시 게이트와 고농도 드레인 영역(327),(337)이 오버랩되는 것을 방지하여 게이트-드레인간의 캐패시턴스(CGD)를 감소시켜 주는 역할을 한다 .At this time, the low-temperature oxide films 346-1 and 346-2 remaining in each of the windows 342-1 and 342-2 include the gate and the high concentration drain region 327 in the subsequent gate forming process of each transistor. It prevents the 337 from overlapping to reduce the gate-drain capacitance (C GD ).
제4도(g)와 같이, 기판전면에 불순물이 도핑되지 않은 제3폴리실리콘막(347)과 텅스텐 실리사이드(348-1)를 4000Å의 두께로 기판전면에 증착하고, 그위에 포토 레지스트막(도면상에는 도시되지 않음)을 도포한 후 에치백하여 각 위도우(342-1),(342-2)내의 저온 산화막(346-1),(346-2)상에 제3폴리실리콘막과 텅스텐 실리사이드(347-1, 348-1),(347-2, 348-2)을 각각 남겨둔다. 이때, 제3폴리실리콘막(347)의 식각시 질화막(341)은 식각 정지층으로서 작용한다.As shown in FIG. 4 (g), the third polysilicon film 347 and the tungsten silicide 348-1, which are not doped with impurities on the front surface of the substrate, are deposited on the front surface of the substrate at a thickness of 4000 GPa, and a photoresist film (on (Not shown in the drawing) and then etched back to form a third polysilicon film and tungsten silicide on the low-temperature oxide films 346-1 and 346-2 in each of the windows 342-1 and 342-2. (347-1, 348-1) and (347-2, 348-2), respectively. In this case, when the third polysilicon film 347 is etched, the nitride film 341 serves as an etch stop layer.
이로써, n형 모스 트랜지스터 영역의 윈도우(342-1)내에는 제3폴리실리콘막(347-1), 폴리 스페이서(344-1)과 텅스텐 실리사이드(348-1)가 형성된다. 또한, p형 모스 트랜지스터영역의 윈도우(342-2)내에는 제3폴리실리콘막(347-2), 폴리 스페이서(344-2)과 텅스텐 실리사이드(348-2)가 형성된다.As a result, a third polysilicon film 347-1, a poly spacer 344-1, and tungsten silicide 348-1 are formed in the window 342-1 of the n-type MOS transistor region. Further, a third polysilicon film 347-2, a poly spacer 344-2, and tungsten silicide 348-2 are formed in the window 342-2 of the p-type MOS transistor region.
상기 각 텅스텐 실리사이드(348-1),(348-2)는 각 트랜지스터의 폴리게이트를 전기적으로 연결시켜 주는 역할을 할 뿐만 아니라 후속의 채널영역을 형성하기 위한 이온주입공정시 반대 도전형을 갖는 불순물이 이온주입되는 것을 방지하는 마스크 역할을 한다.Each of the tungsten silicides 348-1 and 348-2 electrically connects the polygates of each transistor, and has impurities of opposite conductivity in an ion implantation process to form subsequent channel regions. It serves as a mask to prevent the ion implantation.
제4도(h)를 참조하면, 제1폴리실리콘막(340)상에 남아있는 질화막(341)을 제거하고, 제2도의 n+형 소오스용 마스크(325')를 사용하여 n 모스 트랜지스터 영역으로 저농도의 보론(b)(349-1)을 이온주입(경사(tilt)=0°)하여 각 n-형 LDD 영역(326)의 일측에 p형 채널영역(325)을 형성한다.Referring to FIG. 4 (h), the nitride film 341 remaining on the first polysilicon film 340 is removed, and the n MOS transistor region is formed using the n + type source mask 325 'of FIG. The low concentration boron (b) 349-1 is ion implanted (tilt = 0 °) to form the p-type channel region 325 on one side of each n − type LDD region 326.
이어서, 제2도의 p+형 소오스용 마스크(335')를 사용하여 p 모스 트랜지스터 영역으로 저농도의 인(p)(349-2)을 이온주입하여 p-형 LDD 영역(336)의 일측에 n형 채널 영역(335)을 형성한다.Subsequently, a low concentration of phosphorus (p) 349-2 is ion implanted into the p MOS transistor region using the p + type source mask 335 ′ of FIG. 2 to n to one side of the p − type LDD region 336. The channel region 335 is formed.
이때, 채널 영역을 형성하기 위한 보론과 인의 이온주입량은 문턱전압(Vth)를 고려하여 결정되어진다.At this time, the ion implantation amount of boron and phosphorus for forming the channel region is determined in consideration of the threshold voltage (Vth).
한편, 상기 p형 채널영역(325) 및 n형 채널 영역(335)을 형성하기 위한 활성화 열처리 공정은 상기 n-형 LDD 영역(326) 및 p-형 LDD 영역(336)의 잠식을 최소화하도록 이 분야에서 통상적으로 사용되는 확산을 최대한 억제할 수 있는 열처리 방법 예를 들어, RTA(rapid thermal annealing)등으로 수행된다. 또한, 후속 열처리 공정 등의 영향으로 상기 n-형 LDD 영역(326) 및 p-형 LDD 영역(336)이 p형 채널영역(325) 및 n형 채널 영역(335)에 의해 완전히 잠식되는 것을 방지하기 위해 상기 n-형 LDD 영역(326) 및 p-형 LDD 영역(336)의 폭이 조절되어야 하는데, 이는 상기 폴리 스페이서(344-1)(344-2)의 폭을 조절하므로서 얻어진다.Meanwhile, an activation heat treatment process for forming the p-type channel region 325 and the n-type channel region 335 is performed to minimize the erosion of the n − type LDD region 326 and the p − type LDD region 336. Heat treatment method that can suppress the diffusion commonly used in the field, for example, is carried out by rapid thermal annealing (RTA). In addition, the n − type LDD region 326 and the p − type LDD region 336 are prevented from being completely encroached by the p type channel region 325 and the n type channel region 335 due to a subsequent heat treatment process or the like. In order to adjust the width of the n − type LDD region 326 and the p − type LDD region 336, this is obtained by adjusting the widths of the poly spacers 344-1 and 344-2.
제2도의 B-B'선에 따른 단면도인 제4도(i)를 참조하면, 드레인 전극을 위한 드레인 콘택영역을 형성하기 위한 공정도로서, n형 모스 트랜지스터 영역(320)에 대해서만 도시하였으나, 이 공정은 p형 모스 트랜지스터 영역(330)에 대해서도 동일하게 적용된다.Referring to FIG. 4 (i), which is a cross-sectional view taken along the line B-B 'of FIG. 2, a process diagram for forming a drain contact region for the drain electrode is shown for the n-type MOS transistor region 320 only. The same applies to the p-type MOS transistor region 330.
저온산화막(346-1)및 제3폴리실리콘막(347-1) 및 실리사이드막(348-1)이 형성되어 있는 기판(300)상에 포토 레지스트막(350)을 도포하고, 이를 패터닝하여 드레인 콘택트영역이 형성될 부위의 기판(300)를 노출시킨다.A photoresist film 350 is coated on the substrate 300 on which the low temperature oxide film 346-1, the third polysilicon film 347-1, and the silicide film 348-1 are formed, and then patterned and drained. The substrate 300 of the portion where the contact region is to be formed is exposed.
제2도에 도시된 바와 같은 n+형 드레인용 마스크(326')를 이용하여 노출된 기판(300)으로 고농도의 As(351)을 이온주입하여, 폴리실리콘막(347-1)의 끝단에서 드레인 영역(327)과 연결되어지는 n+형의 드레인 콘택트 영역(327c)을 형성한다.A high concentration of As 351 is ion-implanted into the exposed substrate 300 by using the n + type drain mask 326 'as shown in FIG. 2, and then at the end of the polysilicon film 347-1. An n + type drain contact region 327c connected to the drain region 327 is formed.
이어서, 도면상에는 도시되지 않았으나, 상기와 같은 방법으로 p+형 드레인용 마스크(336')를 이용하여 노출된 기판(300)으로 고농도의 보론(B)을 이온주입하여, 폴리실리콘막(347-2)의 끝단에서 드레인 영역(337)과 연결되어지는 p+형의 드레인 콘택영역(337c)을 형성한다.Subsequently, although not shown in the drawing, a high concentration of boron (B) is ion-implanted into the exposed substrate 300 by using the p + type drain mask 336 'in the same manner as described above. At the end of 2), a p + type drain contact region 337c connected to the drain region 337 is formed.
상기에서, n+형 드레인 콘택영역(327c)과 p+형 드레인 콘택영역(337c)의 후속은 공정에서 드레인용 콘택홀과 드레인 전극이 형성될 부분이다.In the above, the n + type drain contact region 327c and the p + type drain contact region 337c are the portions where the drain contact hole and the drain electrode are to be formed in the process.
이어서, 기판전면에 불순물이 도핑되지 않은 제4폴리실리콘막(352)을 1500내지 3000Å의 두께로 증착한 후 반응성 이온에칭법(RIE)으로 식각하여 각 트랜지스터 영역(320),(330)의 폴리 스페이서와 텅스텐 실리사이드(344-1, 348-1)과 (344-2, 348-2)의 측벽에 제4폴리실리콘막으로 된 스페이서(352-1),(352-2)를 각각 형성한다.Subsequently, a fourth polysilicon film 352 having no impurities doped on the front surface of the substrate is deposited to a thickness of 1500 to 3000 GPa and then etched by reactive ion etching (RIE) to form poly in each transistor region 320 or 330. Spacers 352-1 and 352-2 made of fourth polysilicon films are formed on the sidewalls of the spacer, tungsten silicides 344-1, 348-1, and 344-2, 348-2, respectively.
스페이서 형성에 따라 노출된 제1폴리실리콘막(340)이 식각되도록 약간의 오버에칭을 수행한다. 오버 에칭후 저온의 아닐링(Annealing)공정을 거친다.Some overetching is performed to etch the exposed first polysilicon layer 340 as the spacer is formed. After an over etching, a low temperature annealing process is performed.
여기서, 제1 내지 제4폴리실리콘막(340),(344),(347),(352) 및 텅스텐 실리사이드(348)은 각 트랜지스터의 게이트로 작용한다.Here, the first to fourth polysilicon films 340, 344, 347, and 352 and tungsten silicide 348 serve as gates of the respective transistors.
즉, n형 모스 트랜지스터 영역(320)에 있어서, 게이트(323-1, 323-2)는 LDD 영역(326)상에 형성된 제2폴리실리콘막(344-1) 및 절연막(346-1)상에 형성된 제3폴리실리콘막(347-1) 및 그위에 형성된 텅스텐 실리사이드(348-1)으로 이루어진 바디부분(323-1)과, 채널영역(325)상에 형성된 제1 및 제4폴리실리콘막(340-1),(352-1)으로 된 스페이서부분(323-2)으로 구성된다.That is, in the n-type MOS transistor region 320, the gates 323-1 and 323-2 are formed on the second polysilicon film 344-1 and the insulating film 346-1 formed on the LDD region 326. A body portion 323-1 formed of a third polysilicon film 347-1 formed on and a tungsten silicide 348-1 formed thereon, and first and fourth polysilicon films formed on the channel region 325 And a spacer portion 323-2 composed of 340-1 and 352-1.
이와 마찬가지로, p형 모스 트랜지스터 영역(330)에 있어서도, 게이트(333-1, 333-2)는 LDD 영역(336)상에 형성된 제2폴리실리콘막(344-2) 및 절연막(346-2) 상에 형성된 제3폴리실리콘막(347-2) 및 그위에 형성된 텅스텐 실리사이드(348-2)으로 이루어진 바디부분(333-1)과, 채널영역(335)상에 형성된 제1폴리실리콘막(340-2) 및 제4폴리실리콘막(352-2)으로 된 스페이서부분(332-2)으로 구성된다.Similarly, in the p-type MOS transistor region 330, the gates 333-1 and 333-2 are formed of the second polysilicon film 344-2 and the insulating film 346-2 formed on the LDD region 336. A body portion 333-1 formed of a third polysilicon film 347-2 formed thereon and a tungsten silicide 348-2 formed thereon, and a first polysilicon film 340 formed on the channel region 335. -2) and a spacer portion 332-2 of the fourth polysilicon film 352-2.
제4도(k)와 같이, 제2도의 n+형 소오스용 마스크(325')를 사용하여 n 형 모스 트랜지스터 영역(320)으로 비소(As)이온(353-1)을 이온주입하여 고농도의 n+형 소오스 영역(328)을 형성한다. 이어서, 제2도의 p+형 소오스용 마스크(335')를 이용하여 p형 모스 트랜지스터 영역(330)으로 보론(B)이온(353-2)을 이온주입하여 고농도의 p+형 소오스 영역(338)을 형성한다.As shown in FIG. 4 (k), arsenic (As) ions 353-1 are ion implanted into the n-type MOS transistor region 320 using the n + type source mask 325 'of FIG. An n + type source region 328 is formed. Subsequently, the boron (B) ion 353-2 is ion implanted into the p-type MOS transistor region 330 using the p + type source mask 335 ′ of FIG. 2 to form a high concentration p + type source region 338. ).
이때, 제2폴리 스페이서(352-1)(352-2) 및 그 하부의 제1폴리 실리콘막(340-1)(340-2)도 각 MOS 트랜지스터의 도전형태에 따라 이온주입된다.At this time, the second poly spacers 352-1 and 352-2 and the lower first poly silicon films 340-1 and 340-2 are also ion-implanted according to the conductivity of each MOS transistor.
즉, nMOS 트랜지스터 영역(320)에 있어서, 제2폴리 스페이서(352-1) 및 제1폴리 실리콘막(340-1)은 n+형으로, pMOS트랜지스터 영역(330)에 있어서, 제2폴리 스페이서(352-2)및 제1폴리 실리콘막(340-2)은 p+형으로 도핑된다. 이떼 따라, 듀얼게이트(dual-gate)트랜지스터가 형성되어, 표면채널 CMOS 트랜지스터를 구현할 수 있다.That is, in the nMOS transistor region 320, the second poly spacer 352-1 and the first polysilicon film 340-1 are n + type, and the second poly spacer in the pMOS transistor region 330. 352-2 and the first polysilicon film 340-2 are doped with p + type. As a result, a dual-gate transistor can be formed to implement a surface channel CMOS transistor.
이때, 상기의 제2폴리 스페이서의 폭에 따라 각 모스 트랜지스터의 채널길이가 결정되므로, 스페이서의 형성기술에 따라 모스 트랜지스터의 채널길이를 콘트롤하는 것이 가능하다. 즉, 본 발명에서는 사전식각장비 및 기술에 무관하게 스페이서의 형성기술에 따라 0.1㎛ 정도로 채널길이를 조정하는 것이 가능하다.At this time, since the channel length of each MOS transistor is determined according to the width of the second poly spacer, it is possible to control the channel length of the MOS transistor according to the formation technique of the spacer. That is, in the present invention, it is possible to adjust the channel length to about 0.1 μm according to the spacer formation technology regardless of the pre-etching equipment and technology.
최종적으로, 기판전면에 걸쳐 층간 절연막(360)을 형성하고, n형 모스 트랜지스터의 소오스영역(328)과 드레인 콘택영역(327c)상부의 층간 절연막(360)과, p형 모스 트랜지스터의 소오스 영역(338)과 드레인 콘택영역(337c)상부의 층간 절연막(360)을 식각하여 각각의 콘택홀(329-1,329-2)과 (339-1),(339-2)을 형성한다.Finally, the interlayer insulating film 360 is formed over the entire surface of the substrate, the interlayer insulating film 360 on the source region 328 of the n-type MOS transistor and the drain contact region 327c, and the source region of the p-type MOS transistor ( 338 and the interlayer insulating layer 360 over the drain contact region 337c are etched to form contact holes 329-1, 329-2, 339-1, and 339-2, respectively.
이어서, 금속으로 된 각 트랜지스터의 소오드/드레인전극(329-3, 329-4)과 (339-3, 339-4)을 형성하면 본 발명의 실시예에 따른 CMOS 트랜지스터가 얻어진다.Subsequently, the cathode / drain electrodes 329-3 and 329-4 and 339-3 and 339-4 of each transistor made of metal are formed to obtain a CMOS transistor according to the embodiment of the present invention.
제5도는 본 발명의 제2실시예에 따른 CMOS 트랜지스터의 단면도를 도시한 것이다.5 is a cross-sectional view of a CMOS transistor according to a second embodiment of the present invention.
제2실시예에서는 기판으로 SOI 기판(300)대신에 실리콘 기판(400)를 사용하고, n형 모스 트랜지스터 영역에는 p형 웰(410)이 형성되고 p형 모스 트랜지스터영역에는 n형 웰(420)이 각각 형성된다.In the second embodiment, the silicon substrate 400 is used instead of the SOI substrate 300 as a substrate, and a p-type well 410 is formed in an n-type MOS transistor region and an n-type well 420 in a p-type MOS transistor region. Are formed respectively.
상기한 바와같은 본 발명에 따르면, 다음과 같은 효과를 얻을 수 있다.According to the present invention as described above, the following effects can be obtained.
첫째, 사진식각장비 및 기술 대신에 폴리실리콘막의 스페이서 형성기술을 이용하여 채널영역을 한정하여 줌으로써, 0.1㎛정도의 채널길이를 갖는 LDD 구조를 갖는 CMOS 트랜지스터를 제조할 수 있다.First, a CMOS transistor having an LDD structure having a channel length of about 0.1 μm can be manufactured by limiting a channel region by using a spacer forming technology of a polysilicon film instead of photolithography equipment and technology.
둘째, 본 발명의 CMOS 트랜지스터는 LDD 영역과 채널영역이 게이트와 완전히 오버랩된 구조로 되어 핫캐리어 효과를 감소시킬 수 있다.Second, the CMOS transistor of the present invention has a structure in which the LDD region and the channel region completely overlap with the gate, thereby reducing the hot carrier effect.
셋째, 본 발명의 CMOS 트랜지스터는 채널영역을 듀얼 표면채널영역으로 형성하여 줌으로써, 기존의 매몰 채널영역에서의 심한 숏채널효과를 방지할 수 있다.Third, the CMOS transistor of the present invention can prevent the severe short channel effect in the existing buried channel region by forming the channel region into the dual surface channel region.
넷째, 본 발명의 CMOS 트랜지스터는 드레인 영역을 사이에 두고 2개의 소오스 영역이 형성된 구조를 갖으므로 전류 구동능력을 향상시킬 수 있다.Fourth, since the CMOS transistor of the present invention has a structure in which two source regions are formed with a drain region interposed therebetween, the current driving capability can be improved.
다섯째, 본 발명의 CMOS 트랜지스터는 드레인 영역상부에 두꺼운 산화막을 형성하여 줌으로써 종래의 GOLD 구조의 문제가 되는 게이트-드레인간의 기생 캐패시턴스를 최소화할 수 있다.Fifth, in the CMOS transistor of the present invention, by forming a thick oxide film on the drain region, parasitic capacitance between gate and drain, which is a problem of the conventional GOLD structure, can be minimized.
여섯째, 본 발명의 CMOS 트랜지스터는 드레인 영역의 양측에 셀프-얼라인형태로 고농도 소오스영역을 형성하여 줌으로써 소오스 저항을 감소시킬 수 있다. 다시말하면, 드레인영역에서만 LDD가 있고 소오스영역에는 고농도영역만 있어 소오스저항을 감소시킬 수 있다.Sixth, the CMOS transistor of the present invention can reduce the source resistance by forming a high concentration source region in the self-aligned form on both sides of the drain region. In other words, since LDD is present only in the drain region and high concentration region is present in the source region, source resistance can be reduced.
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Cited By (2)
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| US11004729B2 (en) | 2018-06-27 | 2021-05-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of manufacturing semiconductor devices |
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