KR970051259A - 센스 증폭기의 워드 라인 제어 회로 - Google Patents

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Abstract

본 발명은 마스크 롬(MASK ROM)에 있어서, 선택된 셀의 데이타가 감지된 후 일정한 시간이 경과한 후 워드 라인을 턴오프시켜 전력 소모를 줄이고 센스 증폭이 오동작을 방지하기 위한 센스 증포기의 워드라인 제어 회로에 관한 것이다.
이를 위해 본 발명은 센스 인에이블 지연 신호 발생부와 워드 라인 제어 신호 발생부로 구성되어, 어드레스천이 검출 신호(ATD)가 발생되는 시점에서 워드 라인 제어 신호(WL-CON)를 하이 레벨로 만들어 워드 라인이 인에이블 상태에 있도록 하고, 센스 증폭기의 센스 인에이블 신호(SE)가 오프되는 시점에서 발생된 센스인에이블 지연 신호(SEDD)가 발생되는 시점에서 워드 라인 제어 신호(WL-CON)를 로우 레벨로 만들어 워드 라인이 디스에이블 상태에 있도록 한다.

Description

센스 증폭기의 워드 라인 제어 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 의한 센스 증폭기의 워드 라인 제어 회로의 구성도,
제5도는 본 발명이 적용된 센스 증폭기의 어드레스 발생부의 구성도,
제6도는 제5도의 X-프리 디코더의 세부 구성도.

Claims (3)

  1. 셀을 선택하기 위한 워드 라인과 셀 데이타를 센싱하기 위한 센싱하기 위한 센스 증폭기를 가지는 비휘발성 반도체 메모리 장에 있어서, 센스 증폭기의 동작을 제어하는 센스 인에이블 신호(SE) 를 입력으로 센스 인에이블 신호(SE)가 오프되는 시점에서 센스 인에이블 지연 신호(SEDD)를 발생하는 센스 인에이블 지연 신호발생부(50), 및 외부로부터 입력되는 어드레스 천이 검출 신호(ATD : Address Transtion Detection Signal)와 상기 센스 인에이블 지연 신호 발생부(50)로 부터 출력되는 센스 인에이블 지연 신호(SEDD)를 입력으로 상기 어드레스 천이 검출 신호(ATD)가 온되는 시점에서 하이 레벨이 되고 상기 센스 인에이블 지연 신호(SEDD)가 온되는 시점에서 로우레벨이 되어 상기 워드 라인을 제어하는 워드 라인 제어 신호(WL-CON)를 발생하는 워드 라인 제어 신호 발생부(60)를 포함하여 구성되는 것을 특징으로 하는 센스 증폭기의 워드 라인 제어 회로.
  2. 제1항에 있어서, 상기 센스 인에이블 지연 신호 발생부(50)는 센스 증폭기의 동작을 제어하는 센스 인에이블 신호(SE)를 지연시키는 지연부(51), 상기 지연부(51)의 출력과 상기 센스 인에이블 신호(SE)를 부정 논리합하는 노아 게이트(52), 상기 노아 게이트(52)의 출력을 반전시키는 제1인버터(53), 상기 센스 인에이블 신호(SE)를 반전시키는 제2인버터(54), 상기 제1 및 제2인버터(53,54)의 출력을 부정 논리곱하는 낸드 게이트(55), 및 상기 낸드 게이트(55)의 출력을 반전시켜 센스 인에이블 지연신호(SEDD)를 출력하는 제3인버터(56)를 포함하여 구성되는 것을 특징으로 하는 센스 증폭기의 워드 라인 제어 회로.
  3. 제1항에 있어서, 상기 워드 라인 제어 신호 발생부(60)는 외부로 부터 입력되는 어드레스 천이 검출 신호(ATD:Address Transtion Detection Signal)를 일입력으로 하여 부정 논리합하는 제1노아 게이트(61), 상기 센스 인에이블 지연 신호 발생부(50)로 부터 출력되는 센스 인에이블 지연 신호(SEDD)와 상기 제1노아 게이트(61)의 출력을 부정 논리합하여 상기 제1노아 게이트(61)의 타입력으로 출력하는 제2노아게이트(62), 및 상기 제1노아 게이트(61)의 출력을 반전시켜 워드라인 제어신호(WL-CON)를 출력하는 인버터(63)를 포함하여 구성되는 것을 특징으로 하는 센스 증폭기의 워드 라인 제어 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950062103A 1995-12-28 1995-12-28 센스증폭기가 디스에이블되는 시점에 워드라인이 비활성화되는 마스크 롬 KR100219060B1 (ko)

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KR100876871B1 (ko) * 2001-06-29 2008-12-31 주식회사 하이닉스반도체 메모리에서의 전류 소모를 감소시키기 위한 제어 방법 및장치와 이를 이용하는 반도체 메모리 장치

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