KR970051174A - 반도체 집적 회로 - Google Patents

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KR970051174A
KR970051174A KR1019960071473A KR19960071473A KR970051174A KR 970051174 A KR970051174 A KR 970051174A KR 1019960071473 A KR1019960071473 A KR 1019960071473A KR 19960071473 A KR19960071473 A KR 19960071473A KR 970051174 A KR970051174 A KR 970051174A
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히로시 시게하라
요시히로 이와모또
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니시무로 다이조
가부시끼가이샤 도시바
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Abstract

다수의 출력이 접속되어 사용되는 경우에서, 집적 회로 내의 전원 전압보다 더 높은 전압이 신호 출력 터미널에 인가되는 때에도, 내부 소자의 신뢰성이 저하되는 것이 방지된다. 반도체 집적 회로는 소오스가 백 게이트와 전위적으로 분리되고, 트랜지스터 스위치(P5)를 경유해 신호 출력 터미널(IO)에 접속된 소오스와 드레인 사이의 전류 경로의 한쪽 끝을 가지는 PMOS 트랜지스터 P(6)을 포함한다. 집적 회로는 PMOS 트랜지스터(P6)의 소오스와 드레인 사이의 전류 경로의 한쪽 끝에서의 전압에 비례하는 값을 갖는 제어 신호를 발생시키며, 발생된 제어 신호를 PMOS 트랜지스터(P6)에 공급하며, PMOS 트랜지스터(P6)이 제어 신호에 의해 온 상태로 셋팅될 때 PMOS 트랜지스터의 소오스와 드레인 사이의 전류 경로의 한 쪽 끝과 게이트 사이의 전위차가 원하는 범위의 값에 머물도록 제어 신호의 전압을 제어한다.

Description

반도체 집적 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제6도는 본 발명의 제1실시예에 따른 반도체 집적 회로 내의 출력 회로의 회로도.

Claims (27)

  1. 반도체 집적 회로에 있어서, 신호 출력 터미널(IO); 백 게이트로부터 전위 상으로 분리된 소스, 드레인, 게이트 및 상기 백 게이트를 갖으며, 또 상기 소스와 상기 드레인 사이의 전류 경로의 한쪽 종단(end)이 직접 또는 스위치 소자를 통하여 상기 신호 출력 터미널에 접속된 제1MOS 트랜지스터(P6); 및 상기 신호 출력 터미널의 전압 또는 상기 제1MOS 트랜지스터의 상기 소스와 상기 드레인 사이의 전류 경로의 한쪽 종단의 전압에 따라 아날로그적 관계로 변하는 값을 갖는 제어 신호를 발생하여 발생된 제어 신호를 상기 제1MOS 트랜지스터의 상기 게이트에 공급하고, 또 상기 제어 신호의 전압을 제어함으로써 상기 제1MOS 트랜지스터가 상기 제어 신호에 의해 온 상태(on state)로 설정된 때에 상기 제1MOS 트랜지스터의 상기 소스와 상기 드레인 사이의 상기 전류 경로의 한쪽 종단과 상기 게이트 사이의 전위 차이가 소망 범위 값 내에 속할 수 있도록 하는 제어 회로(10)을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서, 상기 제어 회로(10)에는 제1제어 입력 신호() 및 제1기준전압(Vcc)가 더 공급되고, 상기 신호 출력 터미널(IO)의 전압 또는 상기 제1MOS 트랜지스터(P6)의 상기 소스와 상기 드레인 사이의 상기 전류 경로의 한쪽 종단의 전압에 무관하게 상기 제어 신호의 전압이 상기 제1제어 입력 신호에 따른 상기 제1기준 전압으로 설정되는 모드를 상기 제어 회로(10)이 갖으며, 상기 제1MOS 트랜지스터는 상기 제1기준 전압으로 설정된 상기 제어 신호가 상기 제1MOS 트랜지스터의 상기 게이트에 공급된 때에 오프 상태(off state)로 설정되는 것을 특징으로 하는 반도체 집적회로.
  3. 제1항에 있어서, 상기 제1MOS 트랜지스터(P6)의 상기 백 게이트는 상기 제1MOS 트랜지스터의 상기 소스와 상기 드레인 사이의 상기 전류 경로의 상기 한쪽 종단에 접속되는 것을 특징으로 하는 반도체 집적 회로.
  4. 제1항에 있어서, 상기 제어 회로는 상기 신호 출력 터미널(IO)에 접속된 입력 노드 및 출력 노드를 갖는 신호 반전 회로(11); 소스와 드레인 사이의 전류 경로가 상기 제어 신호의 출력 노드(VB)와 제1기준 전압(Vcc)사이에 삽입된 상기 소스 및 상기 드레인, 및 제1제어 입력 신호()가 공급되는 게이트를 갖으며, 또 상기 제1MOS 트랜지스터(P6)의 도전 유형과 동일한 도전 유형의 제2MOS 트랜지스터(P13); 소스와 드레인 사이의 전류 경로가 상기 제어 신호의 상기 출력 노드와 제2기준 전압 사이에 삽입된 상기 소스 및 상기 드레인, 및 상기 제2기준 전압에 접속된 게이트를 갖으며, 또 상기 제1MOS 트랜지스터의 도전 유형과 동일한 도전 유형의 제3MOS 트랜지스터(14); 소스와 드레인 사이의 전류 경로가 상기 제어 신호의 상기 출력 노드와 상기 제2기준 전압 사이에서 상기 제3MOS 트랜지스터(P14)의 상기 소스와 상기 드레인 사이의 상기 전류 경로와 직렬로 삽입된 상기 소스 및 상기 드레인, 및 상기 제1제어 입력 신호가 공급되는 게이트를 갖으며, 또 상기 제1MOS 트랜지스터의 도전 유형과 반대인 도전 유형의 제4MOS 트랜지스터(N15); 소스와 드레인 사이의 전류 경로가 상기 제1기준 전압과 상기 제어 신호의 상기 출력 노드 사이에 삽입된 상기 소스 및 상기 드레인, 및 상기 신호 출력 터미널에 접속된 게이트를 갖으며, 또 상기 제1MOS 트랜지스터의 도전 유형과 반대인 도전 유형의 제5MOS 트랜지스터(N16); 및 소스의 드레인 사이의 전류 경로가 상기 제3MOS 트랜지터(P14)의 상기 소스의 상기 드레인 사이의 전류 경로와 병렬로 접속된 상기 소스 및 상기 드레인, 및 상기 신호 반전 회로의 상기 출력 노드에 접속된 게이트를 갖으며, 또 상기 제1MOS 트랜지스터의 도전 유형과 반대인 도전 유형의 제6MOS 트랜지스터(N17)을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  5. 제1항에 있어서, 상기 제어 회로는 상기 신호 출력 터미널(IO)에 접속된 입력 노드 및 출력 노드를 갖는 신호 반전 회로(11); 소스와 드레인 사이의 전류 경로가 상기 제어 신호를 출력하기 위한 출력 노드(VB)와 제1기준 전압(Vcc)사이에 삽입된 상기 소스 및 상기 드레인, 및 제1제어 입력 신호()가 공급되는 게이트를 갖으며, 또 상기 제1MOS 트랜지스터(P6)의 도전 유형과 동일한 도전 유형의 제2MOS 트랜지스터(P13); 상기 제어 신호용 상기 출력 노드와 제2기준 전압 사이에 삽입된 전류 경로를 갖는 저항 소자(R1); 소스와 드레인 사이의 전류 경로가 상기 제어 신호용 상기 출력 노드와 상기 제2기준 전압 사이에 삽입되어 상기 저항(R1)의 상기 전류 경로에 직렬로 접속된 상기 소스 및 상기 드레인, 및 상기 제1제어 입력 신호()가 공급되는 게이트를 갖으며, 또 상기 제1MOS 트랜지스터(P6)의 도전 유형과 반대인 도전 유형의 제3MOS 트랜지스터(N15); 소스와 드레인 사이의 전류 경로가 상기 제1기준 전압(Vcc)와 상기 제어 신호용 상기 출력 노드(VB)사이에 삽입된 상기 소스 및 상기 드레인, 및 상기 신호 출력 터미널에 접속된 게이트를 갖으며, 또 상기 제1MOS 트랜지스터(P6)의 도전 유형과 반대인 도전 유형의 제4MOS 트랜지스터(N16); 및 소스와 드레인 사이의 전류 경로가 상기 저항(R1)의 상기 전류 경로와 병렬로 접속된 상기 소스 및 상기 드레인, 및 상기 신호 반전 회로의 상기 출력 노드에 접속된 게이트를 갖으며, 또 상기 제1MOS 트랜지스터(P6)의 도전 유형과 반대인 도전 유형의 제5MOS 트랜지스터(N17)을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  6. 제1항에 있어서, 상기 제어 회로는 상기 신호 출력 터미널(IO)에 접속된 입력 노드 및 출력 노드를 갖는 신호 반전 회로(11); 소스와 드레인 사이의 전류 경로가 상기 제어 신호를 출력하기 위한 출력 노드(VB)와 제1기준 전압(Vcc)사이에 삽입된 상기 소스 및 상기 드레인, 및 제1제어 입력 신호()가 공급되는 게이트를 갖으며, 또 상기 제1MOS 트랜지스터(P6)의 도전 유형과 동일한 도전 유형의 제2MOS 트랜지스터(P13); 소스와 드레인 사이의 전류 경로가 상기 제어 신호용 상기 출력 노드와 제2기준 전압 사이에 삽입된 상기 소스 및 상기 드레인, 및 상기 제1기준 전압(Vcc)에 접속된 게이트를 갖으며, 또 상기 제1MOS 트랜지스터(P6)의 도전 유형과 반대인 도전 유형의 제3MOS 트랜지스터(N18); 소스와 드레인 사이의 전류 경로가 상기 제어 신호용 상기 출력 노드와 상기 제2기준 전압 사이에 삽입되어 상기 제3MOS 트랜지스터(N18)의 상기 소스와 상기 드레인 사이의 상기 전류 경로와 직렬로 접속된 상기 소스 및 상기 드레인, 및 상기 제1제어 입력 신호 ()가 공급되는 게이트를 갖으며, 또 상기 제1MOS 트랜지스터(P6)의 도전 유형과 반대인 도전 유형의 제4MOS 트랜지스터(N15); 소스와 드레인 사이의 전류 경로가 상기 제1기준 전압(Vcc)와 상기 제어 신호용 상기 출력 노드(VB)사이에 삽입된 상기 소스 및 상기 드레인, 및 상기 신호 출력 터미널에 접속된 게이트를 갖으며, 또 상기 제1MOS 트랜지스터(P6)의 도전 유형과 반대인 도전 유형의 제5MOS 트랜지스터(N16); 및 소스와 드레인 사이의 전류 경로가 상기 제3MOS 트랜지스터(N18)의 상기 소스와 상기 드레인 사이의 전류 경로와 병렬로 접속된 상기 소스 및 상기 드레인, 및 상기 신호 반전 회로의 상기 출력 노드에 접속된 게이트를 갖으며, 또 상기 제1MOS 트랜지스터(P6)의 도전 유형과 반대인 도전 유형의 제6MOS 트랜지스터(N17)을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  7. 제4항에 있어서, 상기 제5MOS 트랜지스터(N16)의 구동력(driving force)에 대한 상기 제3 및 제4MOS 트랜지스터(P14 및 P15)의 구동력의 비율은 상기 제1MOS 트랜지스터(P6)의 상기 게이트와 상기 소스 사이의 전위차가 소망 범위 값 내에 속할 수 있도록 조정되는 것을 특징으로 하는 반도체 집적 회로.
  8. 제5항에 있어서, 상기 제4MOS 트랜지스터(N16)의 구동력에 대한 상기 저항 소자(R1) 및 제3MOS 트랜지스터(N15)의 구동력의 비율은 상기 제1MOS 트랜지스터(P6)의 상기 게이트와 상기 소스 사이의 전위차가 소망 범위 값 내에 속할 수 있도록 조정되는 것을 특징으로 하는 반도체 집적 회로.
  9. 제6항에 있어서, 상기 제5MOS 트랜지스터(N16)의 구동력에 대한 상기 제3 및 제4MOS 트랜지스터(N18 및 N15)의 구동력이 비율은 상기 제1MOS 트랜지스터(P6)의 상기 게이트와 상기 소스 사이의 전위차가 소망범위 값 내에 속할 수 있도록 조정되는 것을 특징으로 하는 반도체 집적 회로.
  10. 반도체 집적 회로에 있어서, 신호 출력 터미널(IO); 제1기준 전압(Vcc)에 접속되어 백 게이트로부터 전위 상으로 분리된 소스, 상기 신호 출력 터미널에 접속된 드레인, 게이트 및 상기 백 게이트를 갖는 신호 출력용 제1MOS 트랜지스터(P1); 상기 제1MOS 트랜지스터의 상기 백 게이트에 접속된 소스, 상기 제1MOS 트랜지스터의 상기 게이트에 접속된 드레인, 게이트 및 백 게이트를 갖으며, 또 상기 제1MOS 트랜지스터의 도전 유형과 동일한 도전 유형의 제2MOS 트랜지스터(P6); 및 상기 신호 출력 터미널의 전압에 따라 아날로그적 관계로 변하는 값을 갖는 제어 신호를 발생하여 발생된 제어 신호를 상기 제2MOS 트랜지스터의 상기 게이트에 공급하고, 또 상기 제어 신호의 전압을 제어함으로써 상기 제2MOS 트랜지스터가 상기 제어 신호에 의해 온 상태로 설정된 때에 상기 제2MOS 트랜지스터의 상기 소스와 상기 게이트 사이의 전위 차이가 소망 범위 값 내에 속할 수 있도록 하는 제어 회로(10)을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  11. 제10항에 있어서, 상기 제어 회로(10)에는 제1제어 입력 신호()및 제1기준 전압(Vcc)가 더 공급되고, 상기 신호 출력 터미널(IO)의 전압에 무관하게 상기 제어 신호의 전압이 상기 제1제어 입력 신호에 따른 상기 제1기준 전압으로 설정되는 모드를 상기 제어 회로(10)이 갖으며, 상기 제2MOS 트랜지스터(P6)은 상기 제1기준 전압으로 설정된 상기 제어 신호가 상기 제2MOS 트랜지스터의 상기 게이트에 공급된 때에 오프 상태로 설정되는 것을 특징으로 하는 반도체 집적 회로.
  12. 제10항에 있어서, 상기 제2MOS 트랜지스터(P6)의 상기 백 게이트는 상기 제2MOS 트랜지스터의 상기 소스에 접속되는 것을 특징으로 하는 반도체 집적 회로.
  13. 제10항에 있어서, 상기 제어 회로는 상기 신호 출력 터미널(IO)에 접속된 입력 노드 및 출력 노드를 갖는 신호 반전 회로(11); 소스와 드레인 사이의 전류 경로가 상기 제어 신호의 출력 노드(VB)와 상기 제1기준 전압(Vcc)사이에 삽입된 상기 소스 및 상기 드레인, 및 제1제어 입력 제어()가 공급되는 게이트를 갖으며, 또 상기 제1MOS 트랜지스터(P1)의 도전 유형과 동일한 도전 유형의 제3MOS 트랜지스터(P13); 소스와 드레인 사이의 전류 경로가 상기 제어 신호의 상기 출력 노드와 제2기준 전압 사이에 삽입된 상기 소스 및 상기 드레인, 및 상기 제2기준 전압에 접속된 게이트를 갖으며, 또 상기 제1MOS 트랜지스터의 도전 유형과 동일한 도전 유형의 제4MOS 트랜지스터(P14); 소스와 드레인 사이의 전류 경로가 상기 제어 신호의 상기 출력 노드와 상기 제2기준 전압 사이에서 상기 제4MOS 트랜지스터의 상기 소스와 상기 드레인 사이의 상기 전류 경로와 직렬로 삽입된 상기 소스 및 상기 드레인, 및 상기 제1제어 입력 신호가 공급되는 게이트를 갖으며, 또 상기 제1MOS 트랜지스터의 도전 유형과 반대인 도전 유형의 제5MOS 트랜지스터(N15); 소스와 드레인 사이의 전류 경로가 상기 제1기준 전압과 상기 제어 신호의 상기 출력 노드 사이에 삽입된 상기 소스 및 상기 드레인, 및 상기 신호 출력 터미널(IO)에 접속된 게이트를 갖으며, 또 상기 제1MOS 트랜지스터의 도전 유형과 반대인 도전 유형의 제6MOS 트랜지스터(N16); 및 소스와 드레인 사이의 전류 경로가 상기 제4MOS 트랜지스터(P14)의 상기 소스와 상기 드레인 사이의 전류 경로와 병렬로 접속된 ㅣ상기 소스 및 상기 드레인, 및 상기 신호 반전 회로의 상기 출력 노드에 접속된 게이트를 갖으며, 또 상기 제1MOS 트랜지스터의 도전 유형과 반대인 도전 유형의 제7MOS 트랜지스터(N17)을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  14. 제10항에 있어서, 상기 제어 회로는 상기 신호 출력 터미널(IO)에 접속된 입력 노드 및 출력 노드를 갖는 신호 반전 회로(11); 소스와 드레인 사이의 전류 경로가 상기 제어 신호를 출력하기 위한 출력 노드(VB)와 제1기준 전압(Vcc)사이에 삽입된 상기 소스 및 상기 드레인, 및 제1제어 입력 신호()가 공급되는 게이트를 갖으며, 또 상기 제1MOS 트랜지스터(P1)의 도전 유형과 반대인 도전 유형의 제3MOS트랜지스터(P13); 상기 제어 신호용 상기 출력 노드와 제2기준 전압 사이에 삽입된 전류 경로를 갖는 저항 소자(R1): 소스와 드레인 사이의 전류 경로가 상기 상기 제어 신호용 상기 출력노드와 상기 제2기준 전압 사이에 삽입되어 상기 저항 (R1)의 전류 경로에 직렬로 접속된 상기 소스 및 상기 드레인, 및 상기 제1제어 입력 신호 ()가 공급되는 게이트를 갖으며, 또 상기 제1MOS 트랜지스터(P1)의 도전 유형과 반대인 도전 유형의 제4MOS 트랜지스터 (N15): 소스와 드레인 사이의 전류 경로가 상기 제1기준 전압(Vcc)상기 제어 신호용 상기 출력 노드(VB)사이에 삽입된 상기 소스 및 상기 드레인, 및 상기 신호 출력 터미널에 접속된 게이트를 갖으며, 또 상기 제1MOS 트랜지스터(P1)의 도전 유형과 반대인 도전 유형의 제5MOS 트랜지스터(N16); 및 소스와 드레인 사이의 전류 정보가 상기 저항(R1)의 상기 전류 경로와 병렬로 접속된 상기 소스 및 상기 드레인, 및 상기 신호 반전 회로의 상기 출력 노드에 접속된 게이트를 갖으며, 또 상기 제1MOS 트랜지스터(P1)의 도전 유형과 반대인 도전 유형의 제6MOS 트랜지스터(N17)을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  15. 제10항에 있어서, 상기 제어 회로는 상기 신호 출력 터미널(IO)에 접속된 입력 노드 및 출력 노드를 갖는 신호 반전 회로(11); 소스와 드레인 사이의 전류 경로가 상기 제어 신호를 출력하기 위한 출력 노드(VB)와 제1기준 전압(Vcc)사이에 삽입된 상기 소스 및 상기 드레인, 및 제1제어 입력 신호()가 공급되는 게이트를 갖으며, 또 상기 제1MOS 트랜지스터(P1)의 도전 유형과 동일한 도전 유형의 제3MOS 트랜지스터(P13); 소스와 드레인 사이의 전류 경로가 상기 제어 신호용 상기 출력 노드와 제2기준 전압 사이에 삽입된 상기 소스 및 상기 드레인, 및 상기 제1기준 전압(Vcc)에 접속된 게이트를 갖으며, 또 상기 제1MOS 트랜지스터(P1)의 도전 유형과 반대인 도전 유형의 제4MOS 트랜지스터(N18); 소스와 드레인 사이의 전류 경로가 상기 제어 신호용 상기 출력 노드와 상기 제2기준 전압 사이에 삽입되어 상기 제4MOS 트랜지스터(N18)의 상기 소스와 상기 드레인 사이의 상기 전류 경로와 직렬로 접속된 상기 소스 및 상기 드레인, 및 상기 제1제어 입력 신호 ()가 공급되는 게이트를 갖으며, 또 상기 제1MOS 트랜지스터(P1)의 도전 유형과 반대인 도전 유형의 제5MOS 트랜지스터(N15); 소스와 드레인 사이의 전류 경로가 상기 제1기준 전압(Vcc)와 상기 제어 신호용 상기 출력 노드(VB) 사이에 삽입된 상기 소스 및 상기 드레인, 및 상기 신호 출력 터미널에 접속된 게이트를 갖으며, 또 상기 제1MOS 트랜지스터(P1)의 도전 유형과 반대인 도전 유형의 제6MOS 트랜지스터(N16); 및 소스와 드레인 사이의 전류 경로가 상기 제4MOS 트랜지스터(N18)의 상기 소스와 상기 드레인 사이의 상기 전류 경로와 병렬로 접속된 상기 소스 및 상기 드레인, 및 상기 신호 반전 회로의 상기 출력 노드에 접속된 게이트를 갖으며, 또 상기 제1MOS 트랜지스터(P1)의 도전 유형과 반대인 도전 유형의 제7MOS 트랜지스터(N17)을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  16. 제13항에 있어서, 상기 제6MOS 트랜지스터(N16)의 구동력에 대한 상기 제4및 제5MOS 트랜지스터(P14 및 N15)의 구동력의 비율은 상기 제2MOS 트랜지스터(P6)의 상기 게이트와 상기 소스 사이의 전위차가 소망 범위 값 내에 속할 수 있도록 조정되는 것을 특징으로 하는 반도체 집적 회로.
  17. 제14항에 있어서, 상기 제5MOS 트랜지스터(N16)의 구동력에 대한 상기 저항 소자(R1) 및 제4MOS 트랜지스터(N15)의 구동력의 비율은 상기 제2MOS 트랜지스터(P6)의 상기 게이트와 상기 소스 사이의 전위차가 소망 범위 값 내에 속할 수 있도록 조정되는 것을 특징으로 하는 반도체 집적 회로.
  18. 제15항에 있어서, 상기 제6MOS 트랜지스터(N16)의 구동력에 대한 상기 제4및 제5MOS 트랜지스터(N18 및 N15)의 구동력의 비율은 상기 제2MOS 트랜지스터(P6)의 상기 게이트와 상기 소스 사이의 전위차가 소망 범위 값 내에 속할 수 있도록 조정되는 것을 특징으로 하는 반도체 집적 회로.
  19. 반도체 집적 회로에 있어서, 신호 출력 터미널(IO); 제1기준 전압(Vcc)에 접속되어 백 게이트로부터 전위 상으로 분리된 소스, 상기 신호 출력 터미널에 접속된 드레인, 게이트 및 상기 백 게이트를 갖는 제1MOS 트랜지스터(P1); 상기 제1MOS 트랜지스터의 상기 백 게이트에 접속된 소스, 상기 제1MOS 트랜지스터의 상기 게이트에 접속된 드레인, 게이트 및 백 게이트를 갖으며, 또 상기 제1MOS 트랜지스터의 도전 유형과 동일한 도전 유형의 제2MOS 트랜지스터(P6); 상기 신호를 출력 터미널의 전압에 따라 아날로그적 관계로 변하는 값을 갖는 제1제어 신호를 발생하여 발생된 제어 신호를 상기 제2MOS 트랜지스터의 상기 게이트에 공급하고, 또 상기 제1제어 신호의 전압을 제어함으로써 상기 제2MOS 트랜지스터가 상기 제1제어 신호에 의해 온 상태로 설정된 때에 상기 제2MOS 트랜지스터의 상기 소스와 상기 게이트 사의 전위 차이가 소망 범위 값 내에 속할 수 있도록 하는 제1제어 회로(10); 한쪽 종단이 상기 제1기준 전압에 접속되며, 또 다수의 제어 입력 신호에 따라 오프 상태로 상기 제1MOS 트랜지스터를 설정하는 제2제어 신호를 발생하는 제2제어 회로(NAND2); 소스와 드레인 사이의 전류 경로가 상기 제2제어 회로의 출력 노드와 상기 제1MOS 트랜지스터의 상기 게이트 사이에 삽입된 상기 소스 및 상기 드레인, 공통 백 게이트를 형성하도록 상기 제1MOS 트랜지스터의 상기 백 게이트에 접속된 백 게이트, 및 게이트를 갖으며, 또 상기 제1MOS 트랜지스터의 도전 유형과 동일한 도전 유형의 제3MOS 트랜지스터(P10); 및 소스와 드레인 사이의 전류 경로가 상기 신호 출력 터미널과 상기 제3MOS 트랜지스터의 상기 게이트 사이에 삽입된 상기 소스 및 상기 드레인, 공통 백 게이트를 형성하도록 상기 제1MOS 트랜지스터의 상기 백 게이트에 접속된 백 게이트, 및 상기 제1제어 신호가 공급되는 게이트를 갖으며, 또 상기 제1MOS 트랜지스터의 도전 유형과 동일한 도전 유형의 제4MOS 트랜지스터(P8)을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  20. 제19항에 있어서, 상기 제어 회로(10)에는 제1제어 입력 신호()및 상기 제1기준 전압(Vcc)가 더 공급되고, 상기 2MOS 트랜지스터(P6)의 상기 소스와 상기 드레인 사이의 상기 전류 경로의 한쪽 종단의 전압에 무관하게 상기 제어 신호의 전압이 상기 제1제어 입력 신호에 따른 상기 제1기준 전압으로 설정되는 모드를 상기 제어 회로(10)이 갖으며, 상기 제2MOS 트랜지스터는 상기 제1기준 전압으로 설정된 상기 제어 신호가 상기 제2MOS 트랜지스터의 상기 게이트에 공급된 때에 오프 상태로 설정되는 것을 특징으로 하는 반도체 집적 회로.
  21. 제19항에 있어서, 상기 제2MOS 트랜지스터(P6)의 상기 백 게이트는 상기 제2MOS 트랜지스터의 상기 소스와 상기 드레인 사이의 상기 전류 경로의 상기 한쪽 종단에 접속되는 것을 특징으로 하는 반도체 집적 회로.
  22. 제19항에 있어서, 상기 제어 회로는 상기 신호 출력 터미널(IO)에 접속된 입력 노드 및 출력 노드를 갖는 신호 반전 회로(11); 소스와 드레인 사이의 전류 경로가 상기 제1제어 신호의 출력 노드(VB)와 제1기준 전압(Vcc)사이에 삽입된 상기 소스 및 상기 드레인, 및 제1제어 입력 신호()가 공급되는 게이트를 갖으며, 또 상기 제1MOS 트랜지스터(P1)의 도전 유형과 동일한 도전 유형의 제5MOS 트랜지스터(P13); 소스와 드레인 사이의 전류 경로가 상기 제1제어 신호의 상기 출력 노드와 제2기준 전압 사이에 삽입된 상기 소스 및 상기 드레인, 및 상기 제2기준 전압에 접속된 게이트를 갖으며, 또 상기 제1MOS 트랜지스터의 도전 유형과 동일한 도전 유형의 제6MOS 트랜지스터(P14); 소스와 드레인 사이의 전류 경로가 상기 제1제어 신호의 출력 노드와 상기 제2기준 전압 사이에서 상기 제6MOS 트랜지스터의 상기 소스와 상기 드레인 사이의 상기 전류 경로와 직렬로 삽입된 상기 소스 및 상기 드레인, 및 상기 제1제어 입력 신호가 공급되는 게이트를 갖으며, 또 상기 제1MOS 트랜지스터의 도전 유형과 반대인 도전 유형의 제7MOS 트랜지스터(N15); 소스와 드레인 사이의 전류 경로가 상기 제1기준 전압과 상기 제1제어 신호의 상기 출력 노드 사이에 삽입된 상기 소스 및 상기 드레인, 및 상기 신호 출력 터미널에 접속된 게이트를 갖으며, 또 상기 제1MOS 트랜지스터의 도전 유형과 반대인 도전 유형의 제8MOS 트랜지스터(N16); 및 소스와 드레인 사이의 전류 경로가 상기 제6MOS 트랜지스터(P14)의 상기 소스와 상기 드레인 사이의 전류 경로와 병렬로 접속된 상기 소스 및 상기 드레인, 및 상기 신호 반전 회로의 상기 출력 노드에 접속된 게이트를 갖으며, 또 상기 제1MOS 트랜지스터로 도전 유형과 반대인 도전 유형의 제9MOS 트랜지스터(N17)을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  23. 제19항에 있어서, 상기 제어 회로는 상기 신호 출력 터미널(IO)에 접속된 입력 노드 및 출력 노드를 갖는 신호 반전 회로(11); 소스와 드레인 사이의 전류 경로가 상기 제1제어 신호를 출력하기 위한 출력 노드(VB)와 제1기준 전압(Vcc)사이에 삽입된 상기 소스 및 상기 드레인, 및 제1제어 입력 신호()가 공급되는 게이트를 갖으며, 또 상기 제1MOS 트랜지스터(P1)의 도전 유형과 동일한 도전 유형의 제5MOS 트랜지스터(P13); 상기 제1제어 신호용 상기 출력 노드와 제2기준 전압 사이에 삽입된 전류 경로를 갖는 저항 소자(R1); 소스와 드레인 사이의 전류 경로가 상기 제1제어 신호용 상기 출력 노드와 상기 제2기준 전압 사이에 삽입되어 상기 저항(R1)의 상기 전류 경로에 직렬로 접속된 상기 소스 및 상기 드레인, 및 상기 제1제어 입력 신호()가 공급되는 게이트를 갖으며, 또 상기 제1MOS 트랜지스터(P1)의 도전 유형과 반대인 도전 유형의 제6MOS 트랜지스터(N15); 소스와 드레인 사이의 전류 경로가 상기 제1기준 전압(Vcc)와 상기 제1제어 신호용 상기 출력 노드(VB)사이에 삽입된 상기 소스 및 상기 드레인, 및 상기 신호 출력 터미널에 접속된 게이트를 갖으며, 또 상기 제1MOS 트랜지스터(P1)의 도전 유형과 반대인 도전 유형의 제7MOS 트랜지스터(N16); 및 소스와 드레인 사이의 전류 경로가 상기 저항(R1)의 상기 전류 경로와 병렬로 접속된 상기 소스 및 상기 드레인, 및 상기 신호 반전 회로의 상기 출력 노드에 접속된 게이트를 갖으며, 또 상기 제1MOS 트랜지스터(P1)의 도전 유형과 반대인 도전 유형의 제8MOS 트랜지스터(N17)을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  24. 제19항에 있어서, 상기 제어 회로는 상기 신호 출력 터미널(IO)에 접속된 입력 노드 및 출력 노드를 갖는 신호 반전 회로(11); 소스와 드레인 사이의 전류 경로가 상기 제1제어 신호를 출력하기 위한 출력 노드(VB)와 제1기준 전압(Vcc)사이에 삽입된 상기 소스 및 상기 드레인, 및 제1제어 신호를 출력하기 위한 출력 노드(VB)와 제1기준 전압(Vcc)사이에 삽입된 상기 소스 및 상기 드레인, 및 제1제어 입력 신호()가 공급되는 게이트를 갖으며, 또 상기 제1MOS 트랜지스터 (P1)의 도전 유형과 동일한 도전 유형의 제5MOS 트랜지스터(P13); 소스와 드레인 사이의 전류 경로가 상기 제1제어 신호용 상기 출력 노드와 제2기준 전압 사이에 삽입된 상기 소스 및 상기 드레인, 및 상기 제1기준 전압(Vcc)에 접속된 게이트를 갖으며, 또 상기 제1MOS 트랜지스터(P1)의 도전 유형과 반대인 도전 유형의 제6MOS 트랜지스터(N18); 소스와 드레인 사이의 전류 경로가 상기 제1제어 신호용 상기 출력 노드와 상기 제2기준 전압 사이에 삽입되어 상기 제6MOS 트랜지스터(N18)의 상기 소스와 상기 드레인 사이의 상기 전류 경로와 직렬로 접속된 상기 소스 및 상기 드레인, 및 상기 제1제어 입력신호()가 공급되는 게이트를 갖으며, 또 상기 제1MOS 트랜지스터(P1)의 도전 유형과 반대인 도전 유형의 제7MOS 트랜지스터(N15); 소스와 드레인 사이의 전류 경로가 상기 제1기준 전압(Vcc)와 상기 제1제어 신호용 상기 출력 노드(VB)사이에 삽입된 상기 소스 및 상기 드레인, 및 상기 신호 출력 터미널에 접속된 게이트를 갖으며, 또 상기 제1MOS 트랜지스터(P1)의 도전 유형과 반대인 도전 유형의 제8MOS 트랜지스터(N16); 및 소스와 드레인 사이의 전류 경로가 상기 제6MOS 트랜지스터(N18)의 상기 소스와 상기 드레인 사이의 상기 전류 경로와 병렬로 접속된 상기 소스 및 상기 드레인, 및 상기 신호 반전 회로의 상기 출력 노드에 접속된 게이트를 갖으며, 또 상기 제1MOS 트랜지스터(P1)의 도전 유형과 반대인 도전 유형의 제9MOS 트랜지스터(N17)을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  25. 제22항에 있어서, 상기 제8MOS 트랜지스터(N16)의 구동력에 대한 상기 제6 및 제7MOS 트랜지스터(P14, 및 N15)의 구동력의 비율은 상기 제2MOS 트랜지스터 (P6)의 상기 게이트와 상기 소스 각각 사이의 전위차가 소망 범위 값 내에 속할 수 있도록 조정되는 것을 특징으로 하는 반도체 집적 회로.
  26. 제23항에 있어서, 상기 제7MOS 트랜지스터(N16)의 구동력에 대한 상기 저항 소자(R1) 및 제6MOS트랜지스터(N15)의 구동력의 비율은 상기 제2MOS 트랜지스터 (P6)의 상기 게이트와 상기 소스 사이의 전위차가 소망 범위 값 내에 속할 수 있도록 조정되는 것을 특징으로 하는 반도체 집적 회로.
  27. 제24항에 있어서, 상기 제8MOS 트랜지스터(N16)의 구동력에 대한 상기 제6및 제7MOS 트랜지스터(N18 및 N15)의 구동력의 비율은 상기 제2MOS 트랜지스터(P6)의 상기 게이트와 상기 소스 사이의 전위차가 소망 범위 값 내에 속할 수 있도록 조정되는 것을 특징으로 하는 반도체 집적 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6144221A (en) * 1998-07-02 2000-11-07 Seiko Epson Corporation Voltage tolerant interface circuit
US6545506B1 (en) * 1999-03-12 2003-04-08 Silable, Inc. CMOS output driver that can tolerant a high input voltage
US6313661B1 (en) * 2000-03-31 2001-11-06 Intel Corporation High voltage tolerant I/O buffer
US6882188B1 (en) * 2003-09-30 2005-04-19 Faraday Technology Corp. Input/output buffer
US7046493B2 (en) * 2003-12-12 2006-05-16 Faraday Technology Corp. Input/output buffer protection circuit
JP4568096B2 (ja) * 2004-11-25 2010-10-27 Ｏｋｉセミコンダクタ株式会社 入出力回路
US7521975B2 (en) * 2005-01-20 2009-04-21 Advanced Micro Devices, Inc. Output buffer with slew rate control utilizing an inverse process dependent current reference
KR20100116253A (ko) * 2009-04-22 2010-11-01 삼성전자주식회사 입출력 회로 및 이를 포함하는 집적회로 장치
US8044684B1 (en) 2010-04-15 2011-10-25 Stmicroelectronics Pvt. Ltd. Input and output buffer including a dynamic driver reference generator

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01161916A (ja) * 1987-12-18 1989-06-26 Toshiba Corp 半導体集積回路
US5151619A (en) * 1990-10-11 1992-09-29 International Business Machines Corporation Cmos off chip driver circuit
US5227673A (en) * 1990-11-13 1993-07-13 Vlsi Technology, Inc. Differential output buffer with feedback
US5144165A (en) * 1990-12-14 1992-09-01 International Business Machines Corporation CMOS off-chip driver circuits
JP2623374B2 (ja) * 1991-02-07 1997-06-25 ローム株式会社 出力回路
JPH05167427A (ja) * 1991-12-13 1993-07-02 Toshiba Corp レベルシフト回路
US5276364A (en) * 1991-12-13 1994-01-04 Texas Instruments Incorporated BiCMOS bus interface output driver compatible with a mixed voltage system environment
US5266849A (en) * 1992-02-19 1993-11-30 Hal Computer Systems, Inc. Tri state buffer circuit for dual power system
US5300828A (en) * 1992-08-31 1994-04-05 Sgs-Thomson Microelectronics, Inc. Slew rate limited output buffer with bypass circuitry
US5387826A (en) * 1993-02-10 1995-02-07 National Semiconductor Corporation Overvoltage protection against charge leakage in an output driver
US5338978A (en) * 1993-02-10 1994-08-16 National Semiconductor Corporation Full swing power down buffer circuit with multiple power supply isolation
US5381061A (en) * 1993-03-02 1995-01-10 National Semiconductor Corporation Overvoltage tolerant output buffer circuit
JP2888722B2 (ja) * 1993-04-12 1999-05-10 株式会社東芝 インターフェース回路
US5406140A (en) * 1993-06-07 1995-04-11 National Semiconductor Corporation Voltage translation and overvoltage protection
US5381062A (en) * 1993-10-28 1995-01-10 At&T Corp. Multi-voltage compatible bidirectional buffer
JP3311133B2 (ja) * 1994-02-16 2002-08-05 株式会社東芝 出力回路
US5467031A (en) * 1994-09-22 1995-11-14 Lsi Logic Corporation 3.3 volt CMOS tri-state driver circuit capable of driving common 5 volt line
US5444397A (en) * 1994-10-05 1995-08-22 Pericom Semiconductor Corp. All-CMOS high-impedance output buffer for a bus driven by multiple power-supply voltages
US5721508A (en) * 1996-01-24 1998-02-24 Cypress Semiconductor Corporation 5 Volt tolerant 3.3 volt output buffer

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Publication number Publication date
KR100300687B1 (ko) 2001-11-30
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DE69621576D1 (de) 2002-07-11

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