KR970049455A - 홀/짝수의 1-비트 가산기 셀을 구비하는 가산기 - Google Patents

홀/짝수의 1-비트 가산기 셀을 구비하는 가산기 Download PDF

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디. 엘. 스미쓰
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Abstract

직렬의 1-비트 종속 접속된 가산기 셀로 이루어진 가산기를 포함하는 집적회로가 공개되었다. 가산기 셀을 형성하는 회로는 모두 같은 것은 아니다. 상기 셀은 짝수 가산기 셀과 홀수 가산기 셀의 두 종류로 이루어진다. 짝수 가산기 셀은 비역전된(noninverted)입력으로서 모든 입력을 수신하고, 출력으로서 비역전된 합비트 출력과 캐리-아웃(carry-out)비트의 역을 제공한다. 홀수 셀은 입력으로서 캐리-인 (carry-in)비트의 역을 수신하고, 출력으로서 비역전된 합 비트와 비역전된 캐리-아웃 비트를 제공한다.

Description

홀/짝수의 1-비트 가산기 셀을 구비하는 가산기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 도해적인 실시 예에 따른 n-비트 가산기의 개략도.

Claims (4)

  1. 각각이 피가산수 비트 입력고, 가수 비트 입력, 및 캐리-인 비트 입력을 수신하고, 캐리-아웃 비트 출력과 상기 입력 비트의 합을 나타내는 합비트 출력을 제공하기 위해 적응되는, 제1의 셀과 제2의 셀을 포함하는 두셀을 적어도 구비하는 가산기를 포함하는 집적회로에 있어서, 상기 제1의 셀은, 입력으로서 가수 비트를 수신하고 출력으로서 상기 가수 비트의 역을 제공하기 위해 적응되는 제1의 인터버(예를 들면,24)와; 입력으로서 피가산수 입력 비트와, 가수 비트, 및 상기 가수 비트의 역을 수신하기 위해 적응되고, 자신의 입력의 배타적 NOR 조합인 출력()을 제공하는 제1의 배타적 NOR 게이트(예를들면 20)와; 입력으로서 상기 제1의 배타적 NOR 게이트(예를들면,20)의 출력()과 상기 제2의 인버터(예를들면,26)의 출력(Pi), 및 캐리-인 비트를 수신하기 위해 적응되고, 이들 입력의 배타적 NOR 조합인 출력()을 제공하는 제2의 배타적 NOR 게이트(예를들면 28)와; 입력으로서 상기 제2의 배타적 NOR 게이트(예를들면, 28)의 출력()을 수신하고 출력(Si)으로서 상기 제2의 배타적 NOR 게이트 출력의 역을 제공하기 위해 적응된 제3의 인버터(예를들면,50);및 제5의 인버터(예를들면,44)로부터의 출력과 같은 가수 입력 비트의 역과 캐리-인 비트를 입력으로서 수신하기 위해 적응되고, 제어 입력으로서 상기 제1의 배타적 NOR 게이트의 출력()과 상기 제2의 인버터(예를들면,26)의 출력(Pi)중 적어도 하나를 수신하며, 상기 제어 입력에 따라 자신의 입력 중 하나를 출력(Ci)으로서 선택하기 위해 적응되는 제1의 멀티플렉서를 구비하는 것을 특징으로 하는 집적회로.
  2. 제1항에 있어서, 상기 제1의 멀티플렉서(예를들면,22)의 출력(Ci)을 입력으로서 수신하고 상기 제1의 멀티플렉서의 출력의 역()을 출력으로 제공하는 제4의 인버터(예를들면,32)를 더 포함하는 것을 특징으로 하는 집적회로.
  3. 각각이 피가산수 비트 입력과,가수 비트 입력, 및 캐리-인 비트 입력을 수신하고, 캐리-아웃 비트출력과 상기 입력 비트의 합을 나타내는 합비트 출력을 제공하기 위해 적응되는, 제1의 셀과 제2의 셀을 포함하는 두개의 셀을 적어도 구비하는 가산기를 포함하는 집적회로에 있어서, 상기 제2의 셀은, 입력으로서 가수비트를 수신하고 출력으로서 가수 비트의 역을 제공하기 위해 적응되는 제5의 인버터(예를들면,44)와; 상기 제2의 배타적 NOR 게이트가 제공한 출력()이 피가산수 입력 비트와, 가수비트, 및 상기 가수 비트의 역의 배타적 NOR 게이트 조합이 되는, 상기 피가산수 입력 비트와, 가수 비트 및 상기 가수 비트의 역을 수신하기 위해 적응된 제3의 배타적 NOR 게이트(예를들면,40)와; 입력으로서 상기 제3의 배타적 NOR게이트(예를들면,40)의 출력()를 수신하고 출력(Pi)으로서 상기 제3의 배타적 NOR 게이트 출력의 역을 제공하기 위해 적응된 제6의 인버터(예를들면,46)와; 상기 제2의 배타적 NOR 게이트가 제공하는 출력()이 상기 제3의 배타적 NOR 게이트(예를들면 40)의 출력()과 상기 제2의 인버터(예를들면,46)의 출력(),및 캐리-인 비트의 배타적 NOR 조합이되는, 상기 제3의 배타적 NOR 게이트(예를 들면 40)의 출력()과 상기 제2의 인버터(예를들면,46)의 출력(), 및 캐리-인 비트를 수신하기 위해 적응된 제4의 배타적 NOR 게이트(예를들면,48)와; 입력으로서 상기 제2의 배타적 NOR 게이트(예를들면,48)의 출력()을 수신하고 상기 제2의 배타적 NOR 게이트 출력의 역을 출력(Si)으로서 수신하기 위해 적응된 제7의 인버터(예를들면,50);및 피가산수입력 비트와 캐리-인 비트를 입력으로서 수신하기 위해 적응되고, 제어 입력으로서 상기 제3의 배타적 NOR게이트의 출력()과 상기 제6의 인버터(예를들면,46)의 출력()의 출력(Pi)중 적어도 하나를 수신하며, 상어 제어 입력에 따라 자신의 입력 중 하나를 출력(Ci)으로서 선택하기 위해 적응되는 제2의 멀티플렉서를 구비하는 것을 특징으로 하는 집적회로.
  4. 제1항에 있어서, 상기 제2의 멀티플렉서(예를들면, 42)의 출력()을 입력으로서 수신하고 출력으로서 상기 제2의 멀티플렉서의 출력의 역(Cj)을 제공하는 제8의 인버터(예를들면,32)를 더 포함하는 것을 특징으로 하는 집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960060933A 1995-12-01 1996-12-02 홀/짝수의 1-비트 가산기 셀을 구비하는 가산기 KR970049455A (ko)

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