JP4638253B2

JP4638253B2 - ブースアルゴリズムを利用した乗算器のエンコーダ

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Publication number: JP4638253B2
Application number: JP2005036845A
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Inventors: 榮 ▲チュル▼ 李
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Filing date: 2005-02-14
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Description

本発明は、乗算器に係り、特にブースアルゴリズムを利用した乗算器のエンコーダに関する。

一般的に乗算器は、エンコーダと圧縮器及び加算器を備える。そのうちエンコーダには、乗数と被乗数とを符号化し、乗数と被乗数との積による部分和を生成するブロックとして、部分和の数を減らすために修正されたブースアルゴリズムが利用されている。
ブースアルゴリズムとは、複数ビットの乗数と被乗数との乗算の回数を減らして符号化することによって、乗算速度を向上させる乗算方法である。ブースアルゴリズムを利用するエンコーダは、乗数を利用して演算子を生成するエンコーダセルと、演算子により被乗数を符号化させる部分積セルと、を備える。

図１Ａは、ブースアルゴリズムを利用した従来の乗算器のエンコーダセルを示す図である。
図１Ｂは、ブースアルゴリズムを利用した従来の乗算器の部分積セルを示す図である。
図１Ａ及び図１Ｂは、加算器や圧縮器を備える乗算器の一部分回路であるエンコーダセル及び部分積セルのみを示している。

図１Ａ及び図１Ｂを参照すると、エンコーダセル１００は、排他的論理和手段ＸＯＲ１１、論理積手段ＡＮＤ１１、ＡＮＤ１２、マルチプレクサＭＵＸ１１及びバッファＢ１１、Ｂ１２、Ｂ１３を備える。乗算器については特許文献１に記載されている。
エンコーダセル１００は、複数ビットの乗数データのうち第１ないし第３乗数データＹ２ｊ−１、Ｙ２ｊ、Ｙ２ｊ＋１をエンコーディングして演算子１Ｘ、２Ｘ、ＮＥＧを選択的に出力する。第１ないし第３乗数データＹ２ｊ−１、Ｙ２ｊ、Ｙ２ｊ＋１と、演算子１Ｘ、２Ｘ、ＮＥＧとは表１のような関係を有する。

乗数データＹ２ｊ−１、Ｙ２ｊは互いに隣接したビットであり、乗数データＹ２ｊ−１は乗数データＹ２ｊより下位ビットである。例えば、第１ないし第３乗数データＹ２ｊ−１、Ｙ２ｊ、Ｙ２ｊ＋１は、エンコーダセル１００で入力される乗数Ｙの３つのビットである。
演算子１Ｘは、被乗数Ｘに“１”を乗算した値であり、演算子２Ｘは、被乗数Ｘに“２”を乗算した値であり、演算子ＮＥＧは、被乗数Ｘに正の値または負の値を乗算した値として演算子１Ｘ、２Ｘの符号を定める。

表１の演算子１Ｘ、２Ｘの符号は、演算子ＮＥＧによって決定される。
図１Ｂの部分積セル１１０は、反転論理積手段ＮＡＮＤ１１、ＮＡＮＤ１２、ＮＡＮＤ１３及び排他的論理和手段ＸＯＲ１２を備える。部分積セル１１０は、エンコーダセル１００から出力される演算子１Ｘ、２Ｘ、ＮＥＧに応答して受信される被乗数データＸｉ、Ｘｉ−１の出力経路を選択し、その結果を部分積データＰｉ、２ｊとして出力する。
ところが、既存の乗算器のエンコーダは、図１Ａ及び図１Ｂで分かるように、エンコーダセル１００でバッファを含んで最大３ゲートの遅延を有し、部分積セル１１０でも３ゲートの遅延を有し、したがって全体６ゲートの遅延を有する。

即ち、部分積データＰｉ、２ｊは、乗数データＹ２ｊ−１、Ｙ２ｊ、Ｙ２ｊ＋１及び被乗数データＸｉ、Ｘｉ−１が６個のゲート（例えば、ＡＮＤ１１、ＭＵＸ１１、Ｂ１２、ＮＡＮＤ１２、ＮＡＮＤ１３、ＸＯＲ１２）を経た後に出力される。このような遅延時間は、乗算器の動作速度の低下を発生させる。
そして、１ゲート遅延を有する演算子ＮＥＧが、３ゲート遅延を有する他の演算子Ｘ、２Ｘより先に部分積セル１００の出力端である排他的論理和手段ＸＯＲ１２に到達することによって、排他的論理和手段ＸＯＲ１２がターンオンされて部分積データＰｉ、２ｊの発生と関係なく漏れ電流が発生する問題がある。
また、エンコーダが多くのトランジスタを備えて面積が広がり、排他的論理和手段ＸＯＲ１２を出力端に使用して被乗数の２進補修処理如何を決定するので、エンコーダの性能低下を引き起す。

図２Ａは、ブースアルゴリズムを利用した従来の他の乗算器のエンコーダセルを示す図である。
図２Ｂは、ブースアルゴリズムを利用した従来の他の乗算器の部分積セルを示す図である。
図２Ａ及び図２Ｂを参照すると、エンコーダセル２００は、排他的論理和手段ＸＯＲ２１、論理積手段ＡＮＤ２１、論理和手段ＯＲ２１、反転論理積手段ＮＡＮＤ２１、反転論理和手段ＮＯＲ２１及びインバータＩ２１〜Ｉ２７を備える。

エンコーダセル２００は、複数ビットの乗数データのうち第１ないし第３乗数データＹ２ｊ−１、Ｙ２ｊ、Ｙ２ｊ＋１をエンコーディングして演算子１Ｘ、２Ｘ、ＰＬ、Ｍを選択的に出力する。第１ないし第３乗数データＹ２ｊ−１、Ｙ２ｊ、Ｙ２ｊ＋１と演算子１Ｘ、２Ｘ、ＰＬ、Ｍとは表２のような関係を有する。

表２の演算子１Ｘ、２Ｘの符号は、演算子ＰＬ、Ｍ（ここで、ＰＬはｐｏｓｉｔｉｖｅ、Ｍはｎｅｇａｔｉｖｅを意味する）の論理レベルによって決定される。
図２Ｂの部分積セル２１０は、インバータＩ２８、Ｉ２９及びマルチプレクサＭＵＸ２１、ＭＵＸ２２、ＭＵＸ２３、ＭＵＸ２４を備える。部分積セル２１０は、エンコーダセル２００から出力される演算子１Ｘ、２Ｘ、ＰＬ、Ｍに応答して受信される被乗数データＸｉ、Ｘｉ−１の出力経路を選択し、その結果を部分積データＰｉ、２ｊ、Ｐｉ−１、２ｊとして出力する。

図２Ａ及び図２Ｂのエンコーダは、図１のエンコーダの遅延時間問題を改善させたエンコーダである。
図２のエンコーダは、演算子ＰＬ、Ｍを使用して少ない数のトランジスタで部分積セル２１０の符号化過程を向上させる。図２Ａ及び図２Ｂに示したように、エンコーダセル２００がインバータを含んで３ゲートの遅延を有し、部分積セル２１０が２ゲートの遅延を有する。したがって、図２のエンコーダは、全体５ゲートの遅延を有する。

図２のエンコーダは、図１のエンコーダに比べてゲート遅延時間を１ゲートほど短縮させ、部分積セル２１０の集積度を高めた。
しかし、演算子ＰＬ、Ｍのために、エンコーダセル２００の回路構成が相対的に複雑になり、演算子ＰＬ、Ｍの遅延が他の演算子１Ｘ、２Ｘに比べて１ゲートほどさらに遅延されるので、結果的に乗算器エンコーダの動作速度が遅延される問題がある。
特開２００２−３２３３４６号公報

本発明が解決しようとする課題は、符号を選択する演算子を他の演算子より先に発生させて、動作速度を速めた乗算器のエンコーダを提供することにある。

前記課題を解決するための本発明の実施例によるエンコーダは、複数ビットの乗数データと複数ビットの被乗数データとを乗算する乗算器のエンコーダにおいて、演算子発生部及び部分積データ発生部を備える。
演算子発生部は、乗数データをエンコーディングして複数個の演算子を出力する。部分積データ発生部は、受信された乗数データから演算子の符号を決定し、演算子発生部から複数個の演算子を受信する前に、被乗数データの出力経路を決定する符号選択演算子を発生させ、受信された複数個の演算子に応答して部分積データを出力する。

前記演算子発生部は、複数個のエンコーディングセルを備え、それぞれのエンコーディングセルは、複数ビットの乗数データのうち隣接した２ビットの第１及び第２乗数データをエンコーディングして複数個の演算子を出力し、複数個の演算子は、少なくとも第１、第２及び第３演算子を備える。

前記課題を解決するための本発明の他の実施例によるエンコーダは、複数ビットの乗数データと複数ビットの被乗数データとを乗算する乗算器のエンコーダに関する。

エンコーダは、少なくとも第１、第２及び第３演算子を出力するために、隣接した２ビットの第１及び第２乗数データをエンコーディングする少なくとも一つのエンコーディングセル、第２乗数データのビットに隣接した上位ビットである第３乗数データを、前記第１、第２及び第３演算子の符号を決定する符号選択演算子として受信し、符号選択演算子に応答して２ビットの被乗数データとゼロデータとのための出力経路を選択する第１選択部、第１、第２及び第３演算子に応答して前記第１選択部から出力される２ビットの被乗数データ、及び他の選択回路から出力される被乗数データの出力経路を選択して、被乗数データを部分積データとして出力する第２選択部を備える。

第１演算子は、被乗数データを部分積データとして表わし、第２演算子は、被乗数データを上位ビット方向にシフティングして得たデータを部分積データとして表わし、第３演算子は、第２演算子に対応する部分積データの２つの補修を部分積データとして表わす。

前記課題を解決するための本発明の他の実施例によるエンコーダは、複数ビットの乗数データと複数ビットの被乗数データとを乗算する乗算器のエンコーダにおいて、エンコーダは、３個のゲート遅延を利用して受信された乗数データと受信された被乗数データとから部分積データを発生させる。

エンコーダは、一つのゲート遅延を利用して乗数データをエンコーディングして、複数個の演算子を出力する演算子発生部、及び２つのゲート遅延を利用して受信された乗数データから演算子の符号を決定し、演算子発生部から複数個の演算子を受信する前に、被乗数データの出力経路を決定する符号選択演算子を発生させ、受信された複数個の演算子に応答して部分積データを出力する部分積データ発生部をさらに備える。

前記課題を解決するための本発明の他の実施例による部分積データ発生方法は、乗数データと被乗数データとを乗算する乗算器のエンコーダが部分積データを発生させる方法に関する。
部分積データ発生方法は、複数個の受信された乗数データをエンコーディングして複数個の演算子を出力する段階、受信された乗数データから演算子の符号を決定し、複数個の演算子を受信する前に、被乗数データの出力経路を決定する符号選択演算子を発生させる段階、及び受信された複数個の演算子に応答して部分積データを出力する段階を備える。

前記課題を解決するための本発明の他の実施例による乗数データと被乗数データとを乗算する乗算器のエンコーダの部分積データ発生部において、部分積データ発生装置は、受信された乗数データから演算子の符号を決定し、複数個の演算子を受信する前に、被乗数データの出力経路を決定する符号選択演算子を発生させ、受信された複数個の演算子に応答して前記部分積データを出力する。

前記課題を解決するための本発明の他の実施例による乗数データと被乗数データとを乗算する乗算器の演算子発生装置において、複数ビットの乗数データのうち隣接した第１及び第２乗数データを排他的論理和して、第１演算子を出力する排他的論理和手段を備える少なくとも一つのエンコーディングセル、第１乗数データと第２乗数データとを反転論理積して第２演算子を出力する反転論理積手段、及び第１乗数データと第２乗数データとを反転論理和して第３演算子を出力する反転論理和手段を備える。

本発明によるエンコーダは、符号を選択する演算子を他の演算子より先に発生させて、エンコーダの動作速度を速めるという利点がある。

本発明と、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
以下、添付された図面を参照して本発明の望ましい実施例を説明することにより、本発明を詳細に説明する。各図面に付された同一参照符号は同一部材を示す。

図３は、本発明の実施例によるエンコーダを示す回路図である。
図４は、図３のエンコーダの複数個の演算子を説明する図表である。
本発明の実施例による乗算器のエンコーダ３００は、演算子発生部と部分積データ発生部とを備える。演算子発生部は、乗数データをエンコーディングして複数個の演算子を出力する。
部分積データ発生部は、被乗数データを受信し、乗数データのうち１ビットデータと複数個の演算子に応答して複数ビットの部分積データとを出力する。

部分積データ発生部から出力される部分積データを合算すれば、乗算が完成される。
乗算器のエンコーダの演算子発生部は、複数個のエンコーディングセルを備える。一般的なエンコーディングセルは、３ビットの乗数データをエンコーディングして演算子を出力し、演算子発生部はこのようなエンコーディングセルを複数個備える。
しかし、本発明の実施例によるエンコーダの演算子発生部のエンコーディングセルは、複数ビットの乗数データのうち隣接した２ビットのデータをエンコーディングして前記複数個の演算子を出力する。

図３には、複数個のエンコーディングセルのうち一つが示されている。
乗算器のエンコーダの部分積データ発生部は、複数個の選択回路を備える。選択回路は、エンコーディングセルから出力される演算子に応答して部分積データを発生させる。
図３には、複数個の選択回路のうち一つが示されている。
以下、図３に示された一つのエンコーディングセル３１０と一つの選択回路３２０とを利用して、本発明の実施例によるエンコーダ３００の動作を説明する。

図３のエンコーディングセル３１０は、複数ビットの乗数データのうち隣接した２ビットのデータＹ２ｊ−１、Ｙ２ｊをエンコーディングして、複数個の演算子１ｘ、ｐ２ｘ、ｎ２ｘを出力する。
エンコーディングセル３１０は、排他的論理和手段ＸＯＲ３１、反転論理積手段ＮＡＮＤ３１及び反転論理和手段ＮＯＲ３１を備える。
排他的論理和手段ＸＯＲ３１は、複数ビットの乗数データのうち第１乗数データＹ２ｊ−１と、第１乗数データＹ２ｊ−１に隣接した上位ビットである第２乗数データＹ２ｊとを排他的論理和して第１演算子１ｘを出力する。

反転論理積手段ＮＡＮＤ３１は、第１乗数データＹ２ｊ−１と第２乗数データＹ２ｊとを反転論理積して第２演算子ｐ２ｘを出力する。反転論理和手段ＮＯＲ３１は、第１乗数データＹ２ｊ−１と第２乗数データＹ２ｊとを反転論理和して、第３演算子ｎ２ｘを出力する。
エンコーディングセル３１０は、第１ないし第３演算子１ｘ、ｐ２ｘ、ｎ２ｘを出力するために、バッファＢ３１、Ｂ３２、Ｂ３３をさらに具備できる。

第１演算子１ｘは、被乗数データをそのまま部分積データＰＰｉ−１、ＰＰｉとして表わし、第２演算子ｐ２ｘは、被乗数データを上位ビット方向に１ビットずつシフトさせたデータを部分積データＰＰｉ−１、ＰＰｉとして表わす。
第３演算子ｎ２ｘは、第２演算子ｐ２ｘに対応する部分積データの２つの補修を部分積データＰＰｉ−１、ＰＰｉとして表わす。

図４に示された演算子０ｘは、“０”を部分積データＰＰｉ−１、ＰＰｉとして発生させ、演算子ＳＩＧＮは、演算子０ｘ、１ｘ、ｐ２ｘ、ｎ２ｘの符号を選択する。演算子Ｉ＿ｐ２ｘは、演算子ｐ２ｘの論理レベルと反対の論理レベルを有する演算子である。
図３のエンコーディングセル３１０で分かるように、演算子１ｘ、ｐ２ｘ、ｎ２ｘは、いずれも１ゲート遅延のみを有する。そして、符号を決定する符号選択演算子ＳＩＧＮはバッファ遅延のみを有し、他の演算子１ｘ、ｐ２ｘ、ｎ２ｘが部分積データ発生部の選択回路３２０に到達する前に、被乗数データの符号及び出力経路を予め決定する。

２ｘ、ｎ２ｘにより被乗数データが部分積データＰＰｉ、ＰＰｉ−１として出力されるので、符号選択演算子ＳＩＧＮによる遅延はない。
即ち、本発明の実施例によるエンコーダ３００の全体遅延は、バッファを含んで４ゲート遅延のようであるが、実質的には３ゲート遅延のみに部分積データＰＰｉ、ＰＰｉ−１を発生させることができる。

図５は、図３のエンコーディングセルの構造を説明する回路図である。
図６は、図３のエンコーディングセルの反転論理和手段、反転論理積手段及び排他的論理和手段の真理表を説明する図である。
図５及び図６を参照すると、エンコーディングセル３１０の反転論理和手段ＮＯＲ３１は、第１及び第２ＰＭＯＳトランジスタＭＰ１、ＭＰ２と、第１及び第２ＮＭＯＳトランジスタＭＮ１、ＭＮ２とを備える。

第１ＰＭＯＳトランジスタＭＰ１は、電源電圧ＶＤＤに第１端が連結され、ゲートに第１乗数データＹ２ｊ−１が印加される。第２ＰＭＯＳトランジスタＭＰ２は、第１ＰＭＯＳトランジスタＭＰ１の第２端に第１端が連結され、ゲートに第２乗数データＹ２ｊが印加され、第１出力ノードＮ１に第２端が連結される。
第１ＮＭＯＳトランジスタＭＮ１は、第１出力ノードＮ１に第１端が連結され、接地電圧ＶＳＳに第２端が連結され、ゲートに第１乗数データＹ２ｊ−１が印加される。第２ＮＭＯＳトランジスタＭＮ２は、第１出力ノードＮ１に第１端が連結され、接地電圧ＶＳＳに第２端が連結され、ゲートに第２乗数データＹ２ｊが印加される。

エンコーディングセル３１０の排他的論理和手段ＸＯＲ３１及び反転論理積手段ＮＡＮＤ３１は、第３ないし第５ＰＭＯＳトランジスタＭＰ３〜ＭＰ５と、第３ないし第６ＮＭＯＳトランジスタＭＮ３〜ＭＮ６とを備える。
第３ＰＭＯＳトランジスタＭＰ３は、電源電圧ＶＤＤに第１端が連結され、ゲートに第１乗数データＹ２ｊ−１が印加され、第２出力ノードＮ２に第２端が連結される。第４ＰＭＯＳトランジスタＭＰ４は、電源電圧ＶＤＤに第１端が連結され、ゲートに第２乗数データＹ２ｊが印加され、第２出力ノードＮ２に第２端が連結される。

第５ＰＭＯＳトランジスタＭＰ５は、第２出力ノードＮ２に第１端が連結され、ゲートに第１出力ノードＮ１が連結され、第２端が第３出力ノードＮ３に連結される。
第３ＮＭＯＳトランジスタＭＮ３は、接地電圧ＶＳＳに第１端が連結され、ゲートに第１出力ノードＮ１が連結され、第２端が第３出力ノードＮ３に連結される。第４ＮＭＯＳトランジスタＭＮ４は、第３出力ノードＮ３に第１端が連結され、ゲートに第１乗数データＹ２ｊ−１が印加される。

第５ＮＭＯＳトランジスタＭＮ５は、第２出力ノードＮ２に第１端が連結され、ゲートに第１乗数データＹ２ｊ−１が印加される。第６ＮＭＯＳトランジスタＭＮ６は、第４及び第５ＮＭＯＳトランジスタＭＮ４、ＭＮ５の第２端に第１端が連結され、ゲートに第２乗数データＹ２ｊが印加され、接地電圧ＶＳＳに第２端が連結される。

第１出力ノードＮ１から第３演算子ｎ２ｘが出力される。図５の５０５と表示された部分が、図３のエンコーディングセル３１０の反転論理和手段ＮＯＲ３１である。
第２出力ノードＮ２から第２演算子ｐ２ｘが出力され、第３出力ノードＮ３から第１演算子１ｘが出力される。図５の５１０と表示された部分が、図３のエンコーディングセル３１０の反転論理和手段ＸＯＲ３１である。

エンコーディングセル３１０は、図５で分かるように、ＭＯＳトランジスタで構成されている。図６の真理値表から分かるように、第１乗数データＹ２ｊ−１と第２乗数データＹ２ｊとがいずれもゼロである場合、排他的論理和手段ＸＯＲ３１の出力は、反転論理積手段ＮＡＮＤ３１の出力と反対の論理レベルを有し、その他の場合に、排他的論理和手段ＸＯＲ３１の出力は、反転論理積手段ＮＡＮＤ３１の出力と同一である。
したがって、本発明の実施例では、エンコーダ３００の高速動作のために、排他的論理和手段ＸＯＲ３１を別途に構成せずに、反転論理積手段ＮＡＮＤ３１と反転論理和手段ＮＯＲ３１とを利用して、排他的論理和手段ＸＯＲ３１を実現する。

即ち、図５の５１０と表示された部分の第５ＰＭＯＳトランジスタＭＰ５と、第３ＮＭＯＳトランジスタＭＮ３とを利用して、第３出力ノードＮ３の出力が排他的論理和手段ＸＯＲ３１の出力となるようにする。
第１乗数データＹ２ｊ−１と第２乗数データＹ２ｊとがローレベル（即ち、０）である場合、第１出力ノードＮ１と第２出力ノードＮ２とは、ハイレバル（即ち、１）信号を発生させる。この時、第５ＰＭＯＳトランジスタＭＰ５と第３ＮＭＯＳトランジスタＭＮ３とによって、第３出力ノードＮ３はローレベル信号を発生させる。

そして、第１出力ノードＮ１の出力がゼロである場合は、第２出力ノードＮ２の出力と第３出力ノードＮ３の出力とが同一である。即ち、反転論理積手段ＮＡＮＤ３１の出力が、そのまま排他的論理和手段ＸＯＲ３１の出力として発生する。
したがって、反転論理積手段ＮＡＮＤ３１の出力である第２出力ノードＮ２の出力から２個のトランジスタを利用して、排他的論理和手段ＸＯＲ３１の出力を生成できる。

本発明の実施例によるエンコーダ３００の部分積データ発生部は、第２乗数データＹ２ｊに隣接した上位ビットである第３乗数データＹ２ｊ＋１を、複数個の演算子１ｘ、ｐ２ｘ、ｎ２ｘの符号を決定する符号選択演算子ＳＩＧＮとして受信する。
符号選択演算子ＳＩＧＮは、バッファＢ３４から出力することができる。そして、部分積データ発生部は複数個の選択回路を備える。

図３には、複数個の選択回路のうち一つの選択回路３２０のみ示される。以下には、エンコーダ３００の部分積データ発生部の動作を、選択回路３２０を利用して説明する。
選択回路３２０は、第１選択部３３０及び第２選択部３４０を備える。第１選択部３３０は、符号選択演算子ＳＩＧＮに応答して被乗数データのうち２ビットの被乗数データＸｉ、Ｘｉ−１と、ゼロデータＺＥＲＯ＿Ｄとの出力経路を選択する。

第２選択部３４０は、第１、第２及び第３演算子１ｘ、ｐ２ｘ、ｎ２ｘに応答して第１選択部３３０から出力される被乗数データ、及び以前選択回路（図示せず）から出力される被乗数データの出力経路を選択して、部分積データＰＰｉ、ＰＰｉ−１を出力する。
第１選択部３３０は、第１マルチプレクサＭＵＸ１及び第２マルチプレクサＭＵＸ２を備える。第１マルチプレクサＭＵＸ１は、符号選択演算子ＳＩＧＮに応答して被乗数データのうち第１被乗数データＸｉ−１、第１被乗数データＸｉ−１の２つの補修である第１反転被乗数データＸｉ−１ｂ、及びゼロデータＺＥＲＯ＿Ｄの出力経路を選択して、第１ないし第３出力１ｘ１、ｐ２ｘ２、ｎ２ｘ３として発生させる。

第２マルチプレクサＭＵＸ２は、符号選択演算子ＳＩＧＮに応答して第１被乗数データＸｉ−１と隣接した上位ビットである第２被乗数データＸｉ、第２被乗数データＸｉの２つの補修である第２反転被乗数データＸｉｂ、及びゼロデータＺＥＲＯ＿Ｄの出力経路を選択して、第４ないし第６出力１ｘ４、ｐ２ｘ５、ｎ２ｘ６として発生させる。

図７Ａは、図３の第２マルチプレクサを示す図である。
図７Ｂは、図７Ａの第２マルチプレクサの構造を説明する図である。
第２マルチプレクサＭＵＸ２は、第１インバータＩ７１及び第１ないし第６スイッチＳＷ１〜ＳＷ６を備える。
第１インバータＩ７１は、符号選択演算子ＳＩＧＮを反転させて、反転符号選択演算子Ｉ＿ＳＩＧＮを発生させる。第１スイッチＳＷ１は、反転符号選択演算子Ｉ＿ＳＩＧＮに応答して第２被乗数データＸｉを第４出力１ｘ４として発生させるか、または遮断させる。

第２スイッチＳＷ２は、反転符号選択演算子Ｉ＿ＳＩＧＮに応答して第２被乗数データＸｉを第５出力ｐ２ｘ５として発生させるか、または遮断させる。第３スイッチＳＷ３は、反転符号選択演算子Ｉ＿ＳＩＧＮに応答してゼロデータＺＥＲＯ＿Ｄを第６出力ｎ２ｘ６として発生させるか、または遮断させる。
第４スイッチＳＷ４は、符号選択演算子ＳＩＧＮに応答して第２反転被乗数データＸｉｂを第４出力１ｘ４として発生させるか、または遮断させる。第５スイッチＳＷ５は、符号選択演算子ＳＩＧＮに応答してゼロデータＺＥＲＯ＿Ｄを第５出力ｐ２ｘ５として発生させるか、または遮断させる。
第６スイッチＳＷ６は、符号選択演算子ＳＩＧＮに応答して第２反転被乗数データＸｉｂを第６出力ｎ２ｘ６として発生させるか、または遮断させる。

図７Ｂを参照すると、符号選択演算子ＳＩＧＮが“０”である場合、反転符号選択演算子Ｉ＿ＳＩＧＮは“１”となる。すると、第１スイッチＳＷ１と第２スイッチＳＷ２及び第３スイッチＳＷ３が連結され、第４ないし第６スイッチＳＷ４、ＳＷ５、ＳＷ７は遮断される。
したがって、第４出力１ｘ４の値は、第２被乗数データＸｉ（ＳＷ１はターンオン、ＳＷ４はターンオフ）となり、第５出力ｐ２ｘ５の値も第２被乗数データＸｉ（ＳＷ２はターンオン、ＳＷ４はターンオフ）となり、第６出力ｎ２ｘ６の値は、図７Ｂの第３スイッチＳＷ３がオンとなり、第５スイッチＳＷ５がオフとなると分かるように、ゼロデータＺＥＲＯ＿Ｄとなる。

逆に、符号選択演算子ＳＩＧＮが“１”である場合、反転符号選択演算子Ｉ＿ＳＩＧＮは“０”となる。すると、第１スイッチＳＷ１と第２スイッチＳＷ２及び第３スイッチＳＷ３は遮断され、第４ないし第６スイッチＳＷ４、ＳＷ５、ＳＷ７は連結される。
したがって、第４出力１ｘ４の値は第２反転被乗数データＸｉｂとなり、第５出力ｐ２ｘ５の値はゼロデータＺＥＲＯ＿Ｄとなり、第６出力ｎ２ｘ６の値は第２反転被乗数データＸｉｂとなる。

第１マルチプレクサＭＵＸ１は、第２マルチプレクサＭＵＸ２と同一の構造を有する。
即ち、符号選択演算子ＳＩＧＮが“０”である場合、第１マルチプレクサＭＵＸ１の第１スイッチＳＷ１と第２スイッチＳＷ２及び第３スイッチＳＷ３が連結され、第４ないし第６スイッチＳＷ４、ＳＷ５、ＳＷ７は遮断される。
したがって、第１出力１ｘ１の値は第１被乗数データＸｉ−１となり、第２出力ｐ２ｘ２の値も第１被乗数データＸｉ−１となり、第３出力ｎ２ｘ３の値はゼロデータＺＥＲＯ＿Ｄとなる。

逆に、符号選択演算子ＳＩＧＮが“１”である場合、第１スイッチＳＷ１と第２スイッチＳＷ２及び第３スイッチＳＷ３は遮断され、第４ないし第６スイッチＳＷ４、ＳＷ５、ＳＷ７は連結される。
したがって、第１出力１ｘ１の値は第１反転被乗数データＸｉ−１ｂとなり、第２出力ｐ２ｘ２の値はゼロデータＺＥＲＯ＿Ｄとなり、第３出力ｎ２ｘ３の値は第１反転被乗数データＸｉ−１ｂとなる。

このように、本発明の実施例によるエンコーダ３００は、符号選択演算子ＳＩＧＮによって被乗数データの経路を選択して、第１ないし第６出力１ｘ１、ｐ２ｘ２、ｎ２ｘ３、１ｘ４、ｐ２ｘ５、ｎ２ｘ６を発生させる演算過程が一つのマルチプレクサの遅延時間の間に行われる。
再度説明すれば、出力経路の選択及び選択された出力経路についての被乗数データの発生は、第１または第２マルチプレクサの単に一つの遅延のみを有する。
そして、第１ないし第６出力１ｘ１、ｐ２ｘ２、ｎ２ｘ３、１ｘ４、ｐ２ｘ５、ｎ２ｘ６が発生する時点が、演算子１ｘ、ｐ２ｘ、ｎ２ｘが出力される時点と同一である。即ち、符号選択演算子ＳＩＧＮが、演算子１ｘ、ｐ２ｘ、ｎ２ｘを求める演算過程による遅延時間に影響を与えていない。

第２選択部３４０の第３マルチプレクサＭＵＸ３は、第１ないし第３演算子１ｘ、ｐ２ｘ、ｎ２ｘに応答して、第１マルチプレクサＭＵＸ１の第１出力１ｘ１、及び以前選択回路（図示せず）から出力される被乗数データの出力経路を選択して第１部分積データＰＰｉ−１として出力する。

第４マルチプレクサＭＵＸ４は、第１ないし第３演算子１ｘ、ｐ２ｘ、ｎ２ｘに応答して、第２マルチプレクサＭＵＸ２の第４出力１ｘ４、第１マルチプレクサＭＵＸ１の第２及び第３出力ｐ２ｘ２、ｎ２ｘ３の出力経路を選択して第２部分積データＰＰｉとして出力する。

図８Ａは、図３の第４マルチプレクサを示す図である。
図８Ｂは、図８Ａの第４マルチプレクサの構造を説明する図面である。
図３の第３マルチプレクサＭＵＸ３は、図８Ａ及び図８Ｂの第４マルチプレクサＭＵＸ４と同一の構造を有し、第２部分積データＰＰｉを発生させる第４マルチプレクサＭＵＸ４の動作のみを以下説明する。
第２部分積データＰＰｉを発生させる第４マルチプレクサＭＵＸ４の動作は、第１部分積データＰＰｉ−１を発生させる第３マルチプレクサＭＵＸ３の動作と同一であるということが分かる。

図８Ｂを参照すると、第４マルチプレクサＭＵＸ４は、第２インバータＩ８１及び第７ないし第９スイッチＳＷ７、ＳＷ８、ＳＷ９を備える。
第２インバータＩ８１は、第２演算子ｐ２ｘを反転させて第２反転演算子Ｉ＿ｐ２ｘを発生させる。第７スイッチＳＷ７は、第１演算子１ｘに応答して第４出力１ｘ４を第２部分積データＰＰｉとして発生させるか、または遮断させる。

第８スイッチＳＷ８は、第２反転演算子Ｉ＿ｐ２ｘに応答して第２出力ｐ２ｘを第２部分積データＰＰｉとして発生させるか、または遮断させる。第９スイッチＳＷ９は、第３演算子ｎ２ｘに応答して第３出力ｎ２ｘ３を第２部分積データＰＰｉとして発生させるか、または遮断させる。
第２選択部３４０は、符号選択演算子ＳＩＧＮにより第１選択部３３０から選択された被乗数データを、演算子１ｘ、ｐ２ｘ、ｎ２ｘに応答して部分積データＰＰｉ−１、ＰＰｉとして出力する。

第７ないし第９スイッチＳＷ７、ＳＷ８、ＳＷ９のうち一つのスイッチのみ連結されるようにするために、第１演算子１ｘ、第２反転演算子Ｉ＿ｐ２ｘ及び第３演算子ｎ２ｘのうち一つの演算子のみハイレバルに発生する。
第１演算子１ｘは第４出力１ｘ４の値を選択し、第２反転演算子Ｉ＿ｐ２ｘは第２出力ｐ２ｘ２の値を選択し、第３演算子ｎ２ｘは第３出力ｎ２ｘ３の値を選択して第２部分積データＰＰｉとして出力する。

図８Ａ及び図８Ｂに示された第４マルチプレクサＭＵＸ４の構造は、第３マルチプレクサＭＵＸ３と同一の構造を有するので、第３マルチプレクサＭＵＸ３によって第１部分積データＰＰｉ−１が出力される動作の詳細な説明は省略する。

本発明の実施例によるエンコーダ３００は、符号選択演算子ＳＩＧＮを他の演算子１ｘ、ｐ２ｘ、ｎ２ｘより先に発生させて、被乗数データの符号が予め決定された状態で、部分積データ発生部の選択回路３２０から部分積データＰＰｉ−１、ＰＰｉを生成させることによって、エンコーダ３００の動作速度を向上できる。以上のように、図面と明細書で最適の実施例が開示された。ここで、特定の用語が使われたが、これは単に、本発明を説明するための目的で使われたものであり、意味限定や特許請求範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者であれば、これから多様な変形及び均等な他の実施例が可能であるという点を理解できるであろう。従って、本発明の真の技術的な保護範囲は、特許請求の範囲の技術的思想により決まらなければならない。

本発明は、乗算器が利用されるデジタル信号プロセッサ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ：ＤＳＰ）分野で利用できる。

ブースアルゴリズムを利用した従来の乗算器のエンコーダセルを示す図である。ブースアルゴリズムを利用した従来の乗算器の部分積セルを示す図である。ブースアルゴリズムを利用した従来の他の乗算器のエンコーダセルを示す図である。ブースアルゴリズムを利用した従来の他の乗算器の部分積セルを示す図である。本発明の実施例によるエンコーダを示す回路図である。図３のエンコーダの複数個の演算子を説明する図表である。図３のエンコーディングセルの構造を説明する回路図である。図３のエンコーディングセルの反転論理和手段、反転論理積手段及び排他的論理和手段の真理表を説明する図である。図３の第２マルチプレクサを示す図である。図７Ａの第２マルチプレクサの構造を説明する図である。図３の第４マルチプレクサを示す図である。図８Ａの第４マルチプレクサの構造を説明する図である。

符号の説明

３００エンコーダ
３２０選択回路
３３０第１選択部
３４０第２選択部

Claims

複数ビットの乗数データと複数ビットの被乗数データとを乗算する乗算器のエンコーダにおいて、
前記乗数データをエンコーディングして複数個の演算子を出力する演算子発生部と、
受信された前記乗数データから演算子の符号を決定し、前記演算子発生部から前記複数個の演算子を受信する前に、前記被乗数データの出力経路を決定する符号選択演算子を発生させ、受信された前記複数個の演算子に応答して部分積データを出力する部分積データ発生部と、を備え、
前記複数個の演算子は、少なくとも第１、第２及び第３演算子を備え、
前記演算子発生部は、複数個のエンコーディングセルを備え、
前記それぞれのエンコーディングセルは、
前記複数ビットの乗数データのうち隣接した２ビットの第１乗数データと第２乗数データとを反転論理積して前記第２演算子として出力する反転論理積手段と、
前記第１乗数データと前記第２乗数データとを反転論理和して前記第３演算子として出力する反転論理和手段と、
前記第２演算子、前記第３演算子及び接地電圧を入力され、前記第３演算子に応答して前記第２演算子または前記接地電圧のうちいずれか一つを選択して前記第１演算子として出力する排他的論理和手段と、を備えることを特徴とするエンコーダ。
前記第１演算子は、
前記第１乗数データ及び前記第２乗数データを排他的論理和演算した結果と同じであることを特徴とする請求項１に記載のエンコーダ。
前記排他的論理和手段は、
前記反転論理和積手段の出力ノードに第１端が連結され、前記排他的論理和手段の出力ノードに第２端が連結され、ゲートに前記第３演算子が印加されるＰＭＯＳトランジスタと、
前記接地電圧に第１端が連結され、前記排他的論理和手段の出力ノードに第２端が連結され、ゲートに前記第３演算子が印加されるＮＭＯＳトランジスタと、を備えることを特徴とする請求項１に記載のエンコーダ。
前記エンコーディングセルの前記反転論理和手段は、
電源電圧に第１端が連結され、ゲートに前記第１乗数データが印加される第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタの第２端に第１端が連結され、ゲートに前記第２乗数データが印加され、第１出力ノードに第２端が連結される第２ＰＭＯＳトランジスタと、
前記第１出力ノードに第１端が連結され、接地電圧に第２端が連結され、ゲートに前記第１乗数データが印加される第１ＮＭＯＳトランジスタと、
前記第１出力ノードに第１端が連結され、前記接地電圧に第２端が連結され、ゲートに前記第２乗数データが印加される第２ＮＭＯＳトランジスタと、を備え、
前記第１出力ノードから前記第３演算子が出力されることを特徴とする請求項１に記載のエンコーダ。
前記排他的論理和手段及び前記反転論理積手段は、
前記電源電圧に第１端が連結され、ゲートに前記第１乗数データが印加され、第２出力ノードに第２端が連結される第３ＰＭＯＳトランジスタと、
前記電源電圧に第１端が連結され、ゲートに前記第２乗数データが印加され、前記第２出力ノードに第２端が連結される第４ＰＭＯＳトランジスタと、
前記第２出力ノードに第１端が連結され、ゲートに前記第１出力ノードが連結され、第２端が第３出力ノードに連結される第５ＰＭＯＳトランジスタと、
前記接地電圧に第１端が連結され、ゲートに前記第１出力ノードが連結され、第２端が前記第３出力ノードに連結される第３ＮＭＯＳトランジスタと、
前記第３出力ノードに第１端が連結され、ゲートに前記第１乗数データが印加される第４ＮＭＯＳトランジスタと、
前記第２出力ノードに第１端が連結され、ゲートに前記第１乗数データが印加される第５ＮＭＯＳトランジスタと、
前記第４及び第５ＮＭＯＳトランジスタの第２端に第１端が連結され、ゲートに前記第２乗数データが印加され、前記接地電圧に第２端が連結される第６ＮＭＯＳトランジスタと、を備え、
前記第２出力ノードから前記第２演算子が出力され、前記第３出力ノードから前記第１演算子が出力されることを特徴とする請求項１に記載のエンコーダ。
前記第１演算子は、
前記被乗数データをそのまま前記部分積データとして表わし、前記第２演算子は、前記被乗数データを上位ビット方向に１ビットずつシフトさせたデータを前記部分積データとして表わし、
前記第３演算子は、前記第２演算子に対応する前記部分積データの２つの補修を前記部分積データとして表わすことを特徴とする請求項１に記載のエンコーダ。
前記乗数データは、
前記第２乗数データのビットに隣接した上位ビットである第３乗数データをさらに備え、
前記部分積データ発生部は、複数個の演算子の符号を決定する符号選択演算子として前記第３乗数データを受信することを特徴とする請求項６に記載のエンコーダ。
前記部分積データ発生部は、
複数個の選択回路を備え、
前記それぞれの選択回路は、
前記符号選択演算子に応答して、前記被乗数データのうち２ビットの被乗数データとゼロデータとの出力経路を選択する第１選択部と、
前記第１、第２及び第３演算子に応答して前記第１選択部から出力される前記被乗数データ、及び以前選択回路から出力される被乗数データの出力経路を選択して前記部分積データを出力する第２選択部と、を備えることを特徴とする請求項７に記載のエンコーダ。
前記第１選択部は、
前記符号選択演算子に応答して前記被乗数データのうち第１被乗数データ、前記第１被乗数データの２つの補修である第１反転被乗数データ、及びゼロデータの出力経路を選択して第１ないし第３出力として発生させる第１マルチプレクサと、
前記符号選択演算子に応答して前記第１被乗数データと隣接した上位ビットである第２被乗数データ、前記第２被乗数データの２つの補修である第２反転被乗数データ、及びゼロデータの出力経路を選択して第４ないし第６出力として発生させる第２マルチプレクサと、を備えることを特徴とする請求項８に記載のエンコーダ。
前記第２マルチプレクサは、
前記第２演算子を反転させて、反転された第２演算子を発生させる第１インバータと、
前記第１演算子に応答して前記第４出力を発生させるか、または遮断させる第１スイッチと、
前記第２演算子に応答して前記第２出力を前記第５出力として発生させるか、または遮断させる第２スイッチと、
前記反転符号選択演算子に応答して前記ゼロデータを前記第６出力として発生させるか、または遮断させる第３スイッチと、
前記符号選択演算子に応答して前記第２反転被乗数データを前記第４出力として発生させるか、または遮断させる第４スイッチと、
前記符号選択演算子に応答して前記ゼロデータを前記第５出力として発生させるか、または遮断させる第５スイッチと、
前記符号選択演算子に応答して前記第２反転被乗数データを前記第６出力として発生させるか、または遮断させる第６スイッチと、を備え、
前記第１マルチプレクサは、
前記第２マルチプレクサと同一の構造を有することを特徴とする請求項７に記載のエンコーダ。
前記第２選択部は、
前記第１ないし第３演算子に応答して、前記第１マルチプレクサの第１出力及び以前選択回路から出力される被乗数データの出力経路を選択して、第１部分積データとして出力する第３マルチプレクサと、
前記第１ないし第３演算子に応答して前記第２マルチプレクサの第４出力、前記第１マルチプレクサの第２及び第３出力の出力経路を選択して、第２部分積データとして出力する第４マルチプレクサと、を備えることを特徴とする請求項９に記載のエンコーダ。
前記第４マルチプレクサは、
前記第２演算子を反転させて第２反転演算子を発生させる第２インバータと、
前記第１演算子に応答して前記第４出力を前記第２部分積データとして発生させるか、または遮断させる第７スイッチと、
前記第２反転演算子に応答して前記第２出力を前記第２部分積データとして発生させるか、または遮断させる第８スイッチと、
前記第３演算子に応答して前記第３出力を前記第２部分積データとして発生させるか、または遮断させる第９スイッチと、を備え、
前記第３マルチプレクサは、
前記第４マルチプレクサと同一の構造を有することを特徴とする請求項１１に記載のエンコーダ。
複数ビットの乗数データと複数ビットの被乗数データとを乗算する乗算器のエンコーダにおいて、
少なくとも第１、第２及び第３演算子を出力するために、隣接した２ビットの第１及び第２乗数データをエンコーディングする少なくとも一つのエンコーディングセルと、
前記第２乗数データのビットに隣接した上位ビットである第３乗数データを、前記第１、第２及び第３演算子の符号を決定する符号選択演算子として受信し、前記符号選択演算子に応答して２ビットの被乗数データとゼロデータとのための出力経路を選択する第１選択部と、
前記第１、第２及び第３演算子に応答して前記第１選択部から出力される２ビットの前記被乗数データ、及び他の選択回路から出力される前記被乗数データの出力経路を選択して、前記被乗数データを部分積データとして出力する第２選択部と、を備え、
前記少なくとも一つのエンコーディングセルは、
前記複数ビットの乗数データのうち隣接した２ビットの第１乗数データと第２乗数データとを反転論理積して前記第２演算子として出力する反転論理積手段と、
前記第１乗数データと前記第２乗数データとを反転論理和して前記第３演算子として出力する反転論理和手段と、
前記第２演算子、前記第３演算子及び接地電圧を入力され、前記第３演算子に応答して前記第２演算子または前記接地電圧のうちいずれか一つを選択して前記第１演算子として出力する排他的論理和手段と、を備えることを特徴とするエンコーダ。
前記第１演算子は、前記被乗数データを前記部分積データとして表わし、
第２演算子は、前記被乗数データを上位ビット方向にシフティングして得たデータを前記部分積データとして表わし、
前記第３演算子は、前記第２演算子に対応する前記部分積データの２つの補数を前記部分積データとして表わすことを特徴とする請求項１３に記載のエンコーダ。
複数ビットの乗数データと複数ビットの被乗数データとを乗算する乗算器のエンコーダにおいて、
前記エンコーダは、
一つのゲート遅延を利用して前記乗数データをエンコーディングして、複数個の演算子を出力する演算子発生部と、
２つのゲート遅延を利用して受信された前記乗数データから演算子の符号を決定し、前記演算子発生部から前記複数個の演算子を受信する前に、前記被乗数データの出力経路を決定する符号選択演算子を発生させ、受信された前記複数個の演算子に応答して部分積データを出力する部分積データ発生部と、を備え、
前記演算子発生部は、複数個のエンコーディングセルを備え、
前記それぞれのエンコーディングセルは、
前記複数ビットの乗数データのうち隣接した２ビットの第１乗数データと第２乗数データとを反転論理積して前記第２演算子として出力する反転論理積手段と、
前記第１乗数データと前記第２乗数データとを反転論理和して前記第３演算子として出力する反転論理和手段と、
前記第２演算子、前記第３演算子及び接地電圧を入力され、前記第３演算子に応答して前記第２演算子または前記接地電圧のうちいずれか一つを選択して前記第１演算子として出力する排他的論理和手段と、を備え、
前記エンコーダは、３個のゲート遅延を利用して受信された前記乗数データと受信された前記被乗数データとから部分積データを発生させることを特徴とするエンコーダ。
乗数データと被乗数データとを乗算する乗算器のエンコーダが部分積データを発生させる方法において、
前記エンコーダは演算子発生部と部分積データ発生部とを備え、
前記演算子発生部が、複数個の受信された前記乗数データをエンコーディングして複数個の演算子を出力する段階と、
前記部分積データ発生部が、受信された前記乗数データから演算子の符号を決定し、前記複数個の演算子を受信する前に、前記被乗数データの出力経路を決定する符号選択演算子を発生させる段階と、
前記部分積データ発生部が、受信された前記複数個の演算子に応答して前記部分積データを出力する段階と、を備え、
前記複数個の演算子は、少なくとも第１、第２及び第３演算子を備え、
前記複数個の演算子を出力する段階は、前記演算子発生部に備えられたエンコーディングセル内の論理演算手段により、
前記複数ビットの乗数データのうち隣接した２ビットの第１乗数データと第２乗数データとを反転論理積して前記第２演算子として出力する段階と、
前記第１乗数データと前記第２乗数データとを反転論理和して前記第３演算子として出力する段階と、
前記第２演算子、前記第３演算子及び接地電圧を入力され、前記第３演算子に応答して前記第２演算子または前記接地電圧のうちいずれか一つを選択して前記第１演算子として出力する段階と、を備えることを特徴とする部分積データ発生方法。
乗数データと被乗数データとを乗算する乗算器の演算子発生装置において、
複数ビットの乗数データのうち隣接した第１及び第２乗数データを排他的論理和して、第１演算子を出力する排他的論理和手段を備える少なくとも一つのエンコーディングセルと、
前記第１乗数データと前記第２乗数データとを反転論理積して第２演算子を出力する反転論理積手段と、
前記第１乗数データと前記第２乗数データとを反転論理和して第３演算子を出力する反転論理和手段と、を備え、
前記排他的論理和手段は、
前記第２演算子、前記第３演算子及び接地電圧を入力され、前記第３演算子に応答して前記第２演算子または前記接地電圧のうちいずれか一つを選択して前記第１演算子として出力することを特徴とする演算子発生装置。
乗数データと被乗数データとを乗算する乗算器のエンコーダにおいて、
前記エンコーダは、請求項１７の演算子発生装置を備えることを特徴とするエンコーダ。