KR970030496A

KR970030496A - Double gate manufacturing method of complementary morph transistor

Info

Publication number: KR970030496A
Application number: KR1019950039627A
Authority: KR
Inventors: 김천수
Original assignee: 김주용; 현대전자산업 주식회사
Priority date: 1995-11-03
Filing date: 1995-11-03
Publication date: 1997-06-26

Abstract

본 발명은 상보형 모스트랜지스터의 이중 게이트 제조방법에 관한 것으로, 반도체기판에 제1웰(wel1) 및 제2웰을 형성하는 제1 단계; 상기 제1 웰 및 제2 웰에 소자분리막을 형성하는 제2단계; 상기 제1 단계 및 제2 단계에 의한 구조의 전체 상부에 비도핑 반도체층을 형성하는 제3 단계; 상기 비도핑 반도체층 상부에 제1 형의 불순물이 도핑된 반도체층을 형성하는 제4 단계; 상기 제1 웰 지역에만 제2 형의 불순물을 도핑하는 제5 단계; 상기 제1 단계 내지 제5 단계에 의한 구조의 전체 상부에 전이금속막을 증착한 다음, 실리사이드화시키는 제6단계 및 게이트 패터닝하는 제7 단계를 포함하여 이루어지는 것을 특징으로 한다.The present invention relates to a method of manufacturing a double gate of a complementary morph transistor, comprising: a first step of forming a first well wel1 and a second well on a semiconductor substrate; Forming a device isolation layer in the first well and the second well; A third step of forming an undoped semiconductor layer over the entire structure of the first and second steps; Forming a semiconductor layer doped with an impurity of a first type on the undoped semiconductor layer; A fifth step of doping a second type impurity only in the first well region; And depositing a transition metal film over the entire structure of the first to fifth steps, followed by a sixth step of silicidation and a seventh step of gate patterning.

Description

상보형 모스트랜지스터의 이중 게이트 제조방법Double gate manufacturing method of complementary morph transistor

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음As this is a public information case, the full text was not included.

제1a도 내지 제1e도는 본 발명의 일 실시예가 적용된 트랜지스터 제조과정을 나타내는 단면도.1A to 1E are cross-sectional views illustrating a transistor manufacturing process to which an embodiment of the present invention is applied.

Claims

반도체기판에 제1웰(wel1) 및 제2 웰을 형성하는 제1 단계; 상기 제1 웰 및 제2 웰에 소자분리막을 형성하는 제2단계; 상기 제1 단계 및 제2 단계에 의한 구조의 전체 상부에 비도핑 반도체층을 형성하는 제3 단계; 상기 비도핑 반도체층 상부에 제1 형의 불순물이 도핑된 반도체층을 형성하는 제4 단계; 상기 제1 웰 지역에만 제2 형의 불순물을 도핑하는 제5 단계; 상기 제1 단계 내지 제5 단계에 의한 구조의 전체 상부에 전이금속막을 증착한 다음, 실리사이드화시키는 제6 단계 및 게이트 패터닝하는 제7 단계를 포함하여 이루어지는 것을 특징으로 하는 상보형 모스트랜지스터의 이중 게이트 제조방법.Forming a first well wel and a second well on a semiconductor substrate; Forming a device isolation layer in the first well and the second well; A third step of forming an undoped semiconductor layer over the entire structure of the first and second steps; Forming a semiconductor layer doped with an impurity of a first type on the undoped semiconductor layer; A fifth step of doping a second type impurity only in the first well region; And manufacturing a double gate of the complementary MOS transistor, comprising depositing a transition metal film over the entire structure of the first to fifth steps, followed by a sixth step of silicidation and a seventh step of gate patterning. Way.

제1항에 있어서, 상기 제1 웰은 P형 불순물이 도핑된 P-웰인 것을 특징으로 하는 상보형 모스트랜지스터의 이중 게이트 제조방법,The method of claim 1, wherein the first well is a P-well doped with P-type impurities.

제1항 또는 제2항에 있어서, 상기 제3단계의 비도핑 반도체층은 300 내지 1000Å 두께의 폴리실리콘층인 것을 특징으로 하는 상보형 모스트랜지스터의 이중 게이트 제조방법.3. The method of claim 1 or 2, wherein the undoped semiconductor layer of the third step is a polysilicon layer having a thickness of 300 to 1000 microns.

제3항에 있어서, 상기 제4 단계의 도핑된 반도체층은 상기 제3단계 후 인시트(in-situ)로 보론이 도핑된 실리콘막인 것을 특징으로 하는 상보형 모스트랜지스터의 이중 게이트 제조방법.4. The method of claim 3, wherein the doped semiconductor layer of the fourth step is a silicon film doped with boron in-situ after the third step.

제4항에 있어서, 상기 인시튜(in-situ)로 보론이 도핑된 실리콘막은 1000내지 2000Å 두께로 형성되는 것을 특징으로 하는 상보형 모스트랜지스터의 이중 게이트 제조방법.5. The method of claim 4, wherein the silicon film doped with boron in-situ is formed to a thickness of 1000 to 2000 μs. 6.

제4항에 있어서, 상기 제5 단계는 상기 인시튜브 보론이 도핑된 실리콘막 상부에 CVD산화막을 증착하는 단계; 리소그래피 공정을 통해 상기 P-웰지역의 CVD 산화막을 제거하는 단계; POCl₃를 도핑하는 단계를 포함하여 이루어지는 것을 특징으로 하는 상보형 모스트랜지스터의 이중 제조방법.The method of claim 4, wherein the fifth step comprises: depositing a CVD oxide film on the in-tube boron-doped silicon film; Removing the CVD oxide film in the P-well region through a lithography process; Method for producing a complementary morph transistor, characterized in that comprising the step of doping POCl ₃ .

제4항에 있어서, 상기 제6단계의 전이금속막은 텅스텐막인 것을 특징으로 하는 상보형 모스트랜지스터의 이중 게이트 제조방법.The method of claim 4, wherein the transition metal film of the sixth step is a tungsten film.