KR970023923A - Semiconductor chip package with constant bonding wire length - Google Patents

Abstract

본 발명은 반도체 칩이 실장되는 다이패드와, 상기 다이패드에 소정의 거리로 이격되어 형성된 내부리드와 상기 반도체 칩과 상기 내부리드가 와이어로 전기적 연결된 반도체 칩 패키지에 있어서, 상기 반도체 칩의 일면을 폴리이미드 테이프가 부착되어 있으며, 상기 테이프상의 도전성 패턴이 반도체 칩의 본딩패드와 전기적으로 연결되어 있으며, 상기 도전성 패턴이 내부리드와 와이어 본딩되어 반도체 칩과 내부리드가 전기적으로 연결되어 있는 것을 특징으로 하는 본딩 와이어 길이가 일정한 반도체 칩 패키지를 제공함으로써, 반도체 칩의 크기와 그 반도체 칩 상에 형성된 본딩패드 배열 위치의 변화에 따라 종래의 리드 프레임을 그대로 사용할 수 있으며, 일정한 와이어 길이와 방향을 갖으므로 와이어와 관련하여 발생하던 문제들을 많은 부분 예측하고 보완할 수 있는 하는 효과를 나타낸다.The present invention provides a die pad on which a semiconductor chip is mounted, an inner lead formed to be spaced apart from the die pad by a predetermined distance, and a semiconductor chip package in which the semiconductor chip and the inner lead are electrically connected by wires. The polyimide tape is attached, the conductive pattern on the tape is electrically connected to the bonding pad of the semiconductor chip, the conductive pattern is wire-bonded with the inner lead is electrically connected to the semiconductor chip and the inner lead By providing a semiconductor chip package having a constant bonding wire length, the conventional lead frame can be used as it is according to the size of the semiconductor chip and the bonding pad arrangement position formed on the semiconductor chip. Many problems with wires It shows the effect of which can predict and compensate.

Description

본딩 와이어(bonding wire) 길이가 일정한 반도체 칩 패키지Semiconductor chip package with constant bonding wire length

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음As this is a public information case, the full text was not included.

제2도는 본 발명에 따른 반도체 칩 패키지의 일 실시예를 나타낸 단면도,2 is a cross-sectional view showing an embodiment of a semiconductor chip package according to the present invention;

제3도는 본 발명에 따른 반도체 칩 패키지에 사용된 폴리이미드 테이프를 나타낸 평면도.3 is a plan view showing a polyimide tape used in a semiconductor chip package according to the present invention.

Claims (4)

본딩패드가 형성된 반도체 칩과, 상기 반도체 칩이 실장된 다이패드와, 상기 다이패드에 소정의 거리로 이격되어 형성된 내부리드와 상기 반도체 칩과 상기 내부리드가 와이어로 전기적 연결된 반도체 칩 패키지에 있어서, 상기 반도체 칩의 일면에 폴리이미드 테이프가 전도성 매체로 부착되어 있으며, 상기 폴리이미드 테이프상의 도전성 패턴이 반도체 칩의 본딩패드와 전기적으로 연결되어 있으며, 상기 도전성 패턴이 내부리드와 와이어 본딩되어 반도체 칩과 내부리드가 전기적으로 연결되어 있는 것을 특징으로 하는 본딩와이어 길이가 일정한 반도체 칩 패키지.A semiconductor chip having a bonding pad, a die pad on which the semiconductor chip is mounted, an inner lead formed spaced apart from the die pad by a predetermined distance, and a semiconductor chip package in which the semiconductor chip and the inner lead are electrically connected by wires. A polyimide tape is attached to one surface of the semiconductor chip as a conductive medium, and a conductive pattern on the polyimide tape is electrically connected to a bonding pad of the semiconductor chip, and the conductive pattern is wire-bonded with an inner lead to form a semiconductor chip. A semiconductor chip package having a constant length of a bonding wire, wherein an inner lead is electrically connected to the inner lead. 제1항에 있어서, 상기 전도성 매체가 범프인 것을 특징으로 하는 본딩와이어 길이가 일정한 반도체 칩 패키지.The semiconductor chip package of claim 1, wherein the conductive medium is a bump. 제1항에 있어서, 상기 폴리이미드 테이프가 상기 반도체 칩의 본딩 패드에 위치에 대응되도록 패드가 형성되어 있는 것을 특징으로 하는 본딩 와이어 길이가 일정한 반도체 칩 패키지.The semiconductor chip package according to claim 1, wherein a pad is formed such that the polyimide tape corresponds to a position on a bonding pad of the semiconductor chip. 제1항에 있어서, 상기 폴리이미드 테이프가 상기 내부리드와의 와이어 본딩을 위하여 외각부에 패드가 형성되어 있는 것을 특징으로 하는 본딩 와이어 길이가 일정한 반도체 칩 패키지.The semiconductor chip package of claim 1, wherein a pad is formed on an outer portion of the polyimide tape for wire bonding with the inner lead. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.