KR970023251A - Data pattern adaptive clock recovery method and apparatus - Google Patents

Abstract

본 발명은 데이타패턴 적응형 클럭 복원방법 및 장치에 관한 것으로서, 저장기로부터 재생되는 아날로그신호를 소정의 샘플링클럭을 샘플링하여 디지탈신호로 변환하는 A/D변환기, A/D변환기의 출력신호를 동화하는 동화기, 동화기의 출력신호를 이진데이타로 판정하여 검출데이타로 출력하는 판정기, 판정기 출력신호와 등화기 출력신호의 차분값을 구하는 오차계산기, 동화기의 출력신호와 오차계산기의 출력신호를 입력으로 하여 샘플링클럭의 위상오차값을 계산하고, 저장기기에 기록된 데이타패턴에 따라 위상오차값을 적응적으로 조정하여 출력하는 적응형 위상비교부와, 적응형 위상비교부에서 출력되는 위상오차값에 따라 발진클럭의 주파수를 조정하여 A/D변환기의 샘플링클럭으로 공급하는 클럭발진기로 구성된다. 따라서, 선형적인 위상오차값을 얻을 수 있고 위상오차 추적과정에서 데이타 패턴에 관계없이 일정한 추적량에 따라 위상오차를 제거할 수 있으므로, 오동작의 가능성을 줄일 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data pattern adaptive clock recovery method and apparatus, wherein an analog signal reproduced from a storage unit is converted to a digital signal by sampling a predetermined sampling clock and an output signal of an A / D converter. A moving imager that determines the output signal of the moving imager as binary data and outputs it as detection data, an error calculator for obtaining a difference value between the determiner output signal and the equalizer output signal, the output signal of the moving imager and the error calculator An adaptive phase comparator for calculating the phase error value of the sampling clock using the signal as an input, and adaptively adjusting and outputting the phase error value according to the data pattern recorded in the storage device. It consists of a clock oscillator that adjusts the frequency of the oscillation clock according to the phase error value and supplies it to the sampling clock of the A / D converter. Therefore, the linear phase error value can be obtained and the phase error can be eliminated according to the constant tracking amount regardless of the data pattern in the phase error tracking process, thereby reducing the possibility of malfunction.

Description

데이타패턴 적응형 클럭 복원방법 및 장치Data pattern adaptive clock recovery method and apparatus

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음As this is a public information case, the full text was not included.

제2도는 본 발명에 의한 데이타패턴 적응형 클럭 복원장치를 나타낸 블럭도.2 is a block diagram showing a data pattern adaptive clock recovery apparatus according to the present invention.

Claims (4)

저장기기에 기록된 각 데이타패턴에 따른 동화오차값과 위상오차값을 미리 구하여 룩업테이블을 자성하는 과정; 상기 저장기기로부터 재생된 신호의 등화값과 등화오차값으로부터 복원 샘플링클럭의 위상오차값을 계산하는 과정; 상기 계산된 위상 오차값을 상기 데이타패턴에 따라 상기 룩업테이블로부터 공급되는 위상오차값에 의해 적응적으로 조정하는 과정; 및 상기 조정된 위상오차값에 따라 상기 샘플링클럭을 조정하는 과정을 포함하는 것을 특징으로 하는 데이타패턴 적응형 클럭 복원방법.Magnetizing a lookup table by obtaining a moving error value and a phase error value according to each data pattern recorded in the storage device in advance; Calculating a phase error value of the reconstructed sampling clock from the equalized value and the equalized error value of the signal reproduced from the storage device; Adaptively adjusting the calculated phase error value by a phase error value supplied from the lookup table according to the data pattern; And adjusting the sampling clock according to the adjusted phase error value. 저장기기로부터 재생되는 아날로그신호를 소정의 샘플링클럭으로 샘플링하여 디지탈신호로 변환하기 위한 아날로그/디지탈 변환기; 상기 아날로그/디지탈 변환기의 출력신호를 등화하기 위한 등화기; 원래의 기록데이타를 얻기 위해서 상기 등화기의 출력신호를 이진데이타로 판정하여 검출데이타로 출력하는 판정기; 상기 판정기의 출력신호와 상기 등화기의 출력신호의 차분값을 구하기 위한 오차계산기; 상기 동화기의 출력신호와 상기 오차계산기의 출력신호를 입력으로 하여 상기 샘플링클럭의 위상오차값을 계산하고, 상기 저장기기에 기록된 데이타패턴에 따라 상기 위상오차값을 적응적으로 조정하여 출력하기 위한 적응형 위상비교부; 및 상기 적응형 위상비교부에서 출력되는 위상오차값에 따라 발진클럭의 주파수를 조정하여 상기 아날로그/디지탈 변환기의 샘플링클럭으로 공급하기 위한 클럭발진기를 포함하는 것을 특징으로 하는 데이타패턴 적응형 클럭 복원장치.An analog / digital converter for sampling the analog signal reproduced from the storage device with a predetermined sampling clock and converting the analog signal into a digital signal; An equalizer for equalizing the output signal of the analog / digital converter; A judging unit for judging the output signal of the equalizer as binary data to obtain original recorded data and outputting it as detection data; An error calculator for obtaining a difference value between an output signal of the determiner and an output signal of the equalizer; Computing the phase error value of the sampling clock by inputting the output signal of the moving device and the output signal of the error calculator, and adaptively adjusting and outputting the phase error value according to the data pattern recorded in the storage device. Adaptive phase comparison unit for; And a clock oscillator for adjusting the frequency of the oscillation clock according to the phase error value output from the adaptive phase comparator and supplying the oscillation clock to the sampling clock of the analog / digital converter. . 제2항에 있어서, 상기 적응형 위상비교부는 상기 등화기 출력신호의 지연차분값을 구하기 위한 감산기; 상기 감산기의 출력신호와 상기 등화기 오차신호를 승산하기 위한 제1승산기; 상기 판정기에 출력되는 검출 데이타를 병렬데이타로 변환하기 위한 직병렬변환기; 미리 구해진 기록 데이타패턴에 대한 위상오차값와의 관계에 의해 작성되며, 상기 직병렬변환기의 출력신호를 어드레스로 입력하여 상기 어드레스에 해당하는 위상오차값을 출력하는 룩업테이블; 상기 제1승산기의 승산결과에 대한 지연량을 상기 룩업테이블의 처리속도에 따라 가변시켜 출력하는 가변지연기; 및 상기 가변지연기의 출력값과 상기 룩업테이블에서 출력되는 위상오차값을 승산하여 최종 위상오차값을 상기 클럭발진기로 출력하는 제2승산기를 구비하는 것을 특징으로 하는 데이타패턴 적응형 클럭 복원장치.3. The apparatus of claim 2, wherein the adaptive phase comparator comprises: a subtractor for obtaining a delay difference value of the equalizer output signal; A first multiplier for multiplying the output signal of the subtractor by the equalizer error signal; A serial-parallel converter for converting detection data output to the determiner into parallel data; A look-up table, which is created by a relationship with a phase error value for a previously obtained write data pattern, inputs an output signal of the serial-to-parallel converter as an address and outputs a phase error value corresponding to the address; A variable delay unit for varying and outputting a delay amount for the multiplication result of the first multiplier according to the processing speed of the lookup table; And a second multiplier for multiplying an output value of the variable delay unit with a phase error value output from the lookup table and outputting a final phase error value to the clock oscillator. 제2항에 있어서, 상기 적응형 위상비교부는 상기 등화기 출력신호를 2차 지연한 신호와 상기 판정기에서 출력되는 검출데이타를 1차 지연한 신호를 승산하기 위한 제1승산기; 상기 동화기 출력신호를 1차 지연한 신호와 상기 판정기에서 출력되는 검출데이타를 2차 지연한 신호를 승산하기 위한 제2승산기; 상기 제1감산기 출력신호와 제2감산기 출력신호의 차분값을 구하기 위한 감산기; 상기 판정기에서 출력되는 검출데이타를 병렬데이타로 변환하기 위한 직병렬변환기; 미리 구해진 기록 데이타패턴에 대한 위상오차값과의 관계에 의해 작성되며, 상기 직병렬변환기의 출력신호를 어드레스로 입력하여 상기 어드레스에 해당하는 위상오차값을 출력하는 룩업테이블; 상기 감산기의 감산결과에 대한 지연량을 상기 룩업테이블의 처리속도에 따라 가변시켜 출력하는 가변지연기; 및 상기 가변지연기의 출력값과 상기 룩업테이블에서 출력되는 위상오차값을 승산하여 최종 위상오차값을 상기 클럭발진기로 출력하는 제3승산기를 구비하는 것을 특징으로 하는 데이타패턴 적응형 클럭 복원장치.3. The apparatus of claim 2, wherein the adaptive phase comparator comprises: a first multiplier for multiplying a signal obtained by secondly delaying the equalizer output signal and a signal obtained by firstly delaying a detection data output from the determiner; A second multiplier for multiplying the first delayed signal of the video output signal and the second delayed signal of the detection data output from the determiner; A subtractor for obtaining a difference value between the first subtractor output signal and the second subtractor output signal; A serial-parallel converter for converting detection data output from the determiner into parallel data; A look-up table, which is created by a relationship with a phase error value for a previously obtained write data pattern, inputs an output signal of the serial-to-parallel converter as an address and outputs a phase error value corresponding to the address; A variable delay unit for varying and outputting a delay amount for the subtraction result of the subtractor according to the processing speed of the lookup table; And a third multiplier for multiplying an output value of the variable delay unit with a phase error value output from the lookup table and outputting a final phase error value to the clock oscillator. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.