KR970013204A - 스페이서를 이용한 트렌치 형성방법 - Google Patents

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Abstract

스페이서를 이용한 트렌치 형성방법에 대해 개재되어 있다. 이는, 반도체기판 상에 패드산화막 및 제1 마스크층을 차례로 적충하는 제1 공정, 제1 마스크층 및 패드산화막을 부분적으로 식각하여 비활성영역의 반도체기판을 노출시키는 제2공정, 결과물 사에, 트렌치를 형성하기 위한 소정의 식각공정에 대해 반도체기판과 같은 식각율을 갖는 물질을 도포하여 제2 마스크층을 형성하는 제3 공정 및 제2 마스크층 및 반도체기판에 대해 동시에 이방성식각을 실시함으로써 상단이 라운드된 트렌치를 형성하는 제4 공정을 포함하는 것을 특징으로 한다. 따라서, 간단한 공정으로 상단이 라운드된 트렌치를 형성할 수 있다.

Description

스페이서를 이용한 트렌치 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4a도 내지 제4e도는 본 발명에 의한 상단이 라운드된 트렌치를 형성하는 방법을 설명하기 위하여 공정순서에 따라 도시한 단면도들이다.

Claims (6)

  1. 반도체기판 상에 패드산화막 및 제1 마스크층을 차례로 적충하는 제1 공정; 상기 제1 마스크층 및 패드산화막을 부분적으로 식각하여 비활성영역의 반도체기판을 노출시키는 제2 공정; 결과물 상에, 트렌치를 형성하기 위한 소정의 식각공정에 대해 상기 반도체기판과 동일한 식각율을 갖는 물질을 도포하여 제2 마스크층을 형성하는 제3 공정; 및 상기 제2 마스크층 및 반도체기판에 대해 동시에 이방성 식각을 실시함으로써 상단이 라운드된 트렌치를 형성하는 제4 공정을 포함하는 것을 특징으로 하는 트렌치 형성방법.
  2. 제1항에 있어서, 상기 제1 마스크층은, 트렌치를 형성하기 위한 상기 이방성식각 공정에 대해 상기 반도체기판과 식각율이 다른 물질로 형성되는 것을 특징으로 하는 트렌치 형성방법.
  3. 제2항에 있어서, 상기 제1 마스크층은 실리콘질화막으로 형성되는 것을 특징으로 하는 트렌치를 형성방법.
  4. 제1항에 있어서, 상기 제2 마스크층은, 물리실리콘 또는 아몰퍼스 실리콘으로 형성되는 것을 특징으로 하는 트렌치 형성방법.
  5. 제1항에 있어서, 상기 제2 마스크층을 1,000 ∼ 5,000Å의 두께로 형성하는 것을 특징으로 하는 트렌치 형성방법.
  6. 제1항에 있어서, 상기 제4 공정에서, 상기 반도체기판을 1,000 ∼ 5,000Å의 깊이로 식각하는 것을 특징으로 하는 트렌치 형성방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100315029B1 (ko) * 1998-12-28 2002-05-13 박종섭 반도체소자의트렌치형성방법
KR100437010B1 (ko) * 1997-09-12 2004-07-16 삼성전자주식회사 트랜치 식각 방법 및 그를 이용한 트랜치 격리의 형성 방법

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100244300B1 (ko) * 1997-12-26 2000-03-02 김영환 반도체 소자의 격리영역 형성방법
US6228727B1 (en) 1999-09-27 2001-05-08 Chartered Semiconductor Manufacturing, Ltd. Method to form shallow trench isolations with rounded corners and reduced trench oxide recess
JP2001110782A (ja) * 1999-10-12 2001-04-20 Oki Electric Ind Co Ltd 半導体装置の製造方法
DE10127580B4 (de) 2001-05-29 2006-04-27 Infineon Technologies Ag In-situ-Maskentechnik zur Produktion von III-V Halbleiter-Bauelementen
US6599843B2 (en) 2001-05-29 2003-07-29 Infineon Technologies Ag In-situ mask technique for producing III-V semiconductor components
US6670279B1 (en) 2002-02-05 2003-12-30 Taiwan Semiconductor Manufacturing Company Method of forming shallow trench isolation with rounded corners and divot-free by using in-situ formed spacers
US20100117188A1 (en) * 2007-03-05 2010-05-13 General Electric Company Method for producing trench isolation in silicon carbide and gallium nitride and articles made thereby
CN102983096B (zh) * 2012-11-29 2015-01-28 上海华力微电子有限公司 优化浅槽隔离刻蚀工艺的方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0665225B2 (ja) * 1984-01-13 1994-08-22 株式会社東芝 半導体記憶装置の製造方法
US4495025A (en) * 1984-04-06 1985-01-22 Advanced Micro Devices, Inc. Process for forming grooves having different depths using a single masking step
JPS6376330A (ja) * 1986-09-18 1988-04-06 Oki Electric Ind Co Ltd 半導体装置の製造方法
US4707218A (en) * 1986-10-28 1987-11-17 International Business Machines Corporation Lithographic image size reduction

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100437010B1 (ko) * 1997-09-12 2004-07-16 삼성전자주식회사 트랜치 식각 방법 및 그를 이용한 트랜치 격리의 형성 방법
KR100315029B1 (ko) * 1998-12-28 2002-05-13 박종섭 반도체소자의트렌치형성방법

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