KR970008575A - 상보형 mos 트랜지스터의 제조방법 - Google Patents

상보형 mos 트랜지스터의 제조방법 Download PDF

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KR970008575A
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well
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KR1019960030237A
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마르틴 케르버
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알베르트 발도르프, 롤프 옴케
지멘스 악티엔게젤샤프트
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Abstract

본 발명에서는 실리콘 기판(1)에 필드 절연구역(2)을 형성한 후에 그리고 게이트 전극(3) 및 게이트 산화물(4)을 구조화한 후에, 윈도우(7)로 제1트랜지스터 구역을 규정하는 제1마스크(6)를 만들고, 그 다음에 상기 제1트랜지스터 구역에 주입단계에 의해 먼저 제1도전형의 원자로 웰(10)을 만든 다음, 제2도전형의 원자 주입에 의해 트랜지스터의 소오스/드레인 구역(20, 21)을 만든다. 그리고 나서, 제1마스크를 제거하고 제2트랜지스터 구역에 대한 제2윈도우(31)를 규정하는 제2마스크(30)를 만들며, 그 다음에 상기 제2트랜지스터 구역에 제2도전형의 원자 주입에 의해 제2웰(33)을 만들고 제1도전형의 원자주입에 의해 제2트랜지스터의 소오스/드레인구역(40, 41)을 만든다. 각각 하나의 마스크로 각각의 트랜지스터 타입에 대한 블록별 주입 단계에 의해, 기본공정에서 총 4개의 마스크로 공정을 수행한다.

Description

상보형 MOS 트랜지스터의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 제조 공정의 여러 단계를 나타낸 개략적인 횡단면도.

Claims (9)

  1. 각각의 상보형 트랜지스터가 대응하는 웰 내에 배치되고, 필드 절연구역에 인접하며 패널을 규정하는 소오스/드레인 구역을 포함하고, 상기 채널위에 게이트 산화물 및 게이트 전극이 배치되도록 구성된, 기판에 상보형 MOS 트랜지스터를 제조하기 위한 방법에 있어서, a) 각각의 상보형 트랜지스터에 대해 필드 절연구역(2), 게이트 산화물(4) 및 게이트 전극(3)을 제조하는 단계, b) 제1마스크를 이용해서 제1도전형의 제1트랜지스터에 대해 제1윈도우(7)를 한정하는 단계, c)제1마스크를 이용해서 제1도전형의 이온의 디이프 주입에 의해 제1웰(10)을 만드는 단계, d) 제1마스크를 이용해서 제2도전형의 원자의 평평한 주입에 의해 고-도핑구역(20, 21, 23)을 만드는 단계, e) 제1마스크를 제거하고 제2도전형의 제2트랜지스터에 대한 제2윈도우(31)를 한정하는 제2마스크(30)를 만드는 단계, f) 제2마스트(30)를 이용해서, 제2도전형의 원자의 디이프 주입에 의해 제2웰(33, 34)을 만드는 단계, g) 제2마스크를 이용해서 제1도전형의 원자의 평평한 주입에 의해 고-도핑구역(40, 41, 35)을 만드는 단계, h) 제2마스크를 제거하는 단계를 포함하는 것을 특징으로 하는 상보형 MOS 트랜지스터의 제조방법.
  2. 제1항에 있어서, 필드 절연구역(2)을 국부적 산화 또는 CVD 방법에 의해 만들어진 산화물의 구조화 또는 절연구역에서 평평한 트렌치의 에칭 및 산화물의 충전에 의해 제조하는 것을 특징으로 하는 상보형 MOS 트랜지스터의 제조방법.
  3. 제1항 또는 제2항에 있어서, 게이트 전극(3)의 구조화 후에 산화물층의 적합한 중착 및 비등방성 재에칭에 의해 측면 절연 스트립(5)을 제조하는 것을 특징으로 하는 상보형 MOS 트랜지스터의 제조방법.
  4. 제3항에 있어서, 제1 또는 제2도전형의 고-도핑구역(20, 21, 23;40, 41, 35)의 주입 후에 절연 스트립(5)을 등방성 에칭하고, 저-도핑 소오스/드레인 구역을 만들기 위해 제1 또는 제2마스크를 이용해서 고-도핑 구역과 동일한 도전형의 원자를 부가로 주입하는 것을 특징으로 하는 상보형 MOS 트랜지스터의 제조방법.
  5. 제3항에 있어서, 제1 및 제2마스크를 이용해서 인접한 고-도핑구역(20, 21, 40, 41)의 도전형의 원자를 경사 주입함으로써 저-도핑 소오스/드레인 구역(24, 25;42, 43)을 만드는 것을 특징으로 하는 상보형 MOS 트랜지스터의 제조방법.
  6. 제1항에 있어서, 역행 웰로서 각각의 웰을 만드는 것을 특징으로 하는 상보형 MOS 트랜지스터의 제조방법.
  7. 제1항에 있어서, 각각의 웰 주입 후에 트랜지스터 차단전압을 세팅하기 위해 웰 도핑과 동일한 도전형의 원자를 평평하게 주입하는 것을 특징으로 하는 상보형 MOS 트랜지스터의 제조방법.
  8. 제1항 또는 2항에 있어서, 제1 및 제2윈도우가 트랜지스터 구역에 인접한 필드 절연구역 위에까지 이르는 것을 특징으로 하는 상보형 MOS 트랜지스터의 제조방법.
  9. 제1항 또는 2항에 있어서, 각각의 웰을 기판 표면에 만들어진, 동일한 도전형의 고-도핑구역에 의해 콘택시킬 수 있으며, 상기 구역을 2개의 필드 절연구역 사이에서 제1 및 제2마스크에 제공된 개구(8, 32)를 이용해서 트랜지스터의 고-도핑구역(20, 21;40, 41)과 동일한 단계에서 만드는 것을 특징으로 하는 상보형 MOS 트랜지스터의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960030237A 1995-07-25 1996-07-25 상보형 mos 트랜지스터의 제조방법 KR970008575A (ko)

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DE19527157.2 1995-07-25

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EP0756321A1 (de) 1997-01-29
SG55258A1 (en) 1998-12-21
JPH0945795A (ja) 1997-02-14
DE19527157C2 (de) 1997-06-19
TW329554B (en) 1998-04-11

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