KR970007840B1 - 반도체 장치 - Google Patents

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KR970007840B1
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간지 오오쯔까
시게오 구로다
가쯔유끼 사또우
히사시 나까무라
신이찌 쇼우지
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미다 가쓰시게
가부시기가이샤 히다찌세이사꾸쇼
오노 미로루
히다찌초 에루 에스 아이 엔지니어링 가부시기가이샤
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Abstract

요약없음

Description

반도체 장치
제1도는 제1발명의 제1실시예를 도시한 설명도.
제2도는 제1발명의 제1실시예를 도시한 주요부 단면도.
제3도는 제1발명의 제1실시예를 도시한 실장상태의 사시도.
제4도는 제1발명의 제2실시예를 도시한 사시도.
제5도는 제1발명의 제3실시예를 도시한 커넥터 사시도.
제6도는 제2발명의 제1실시예의 반도체 집적회로장치의 사시도.
제7도는 제6도의 II-II전단선에 있어서의 단면도.
제8도는 제2발명의 제2실시예의 반도체 집적회로장치의 사시도.
제9도는 제2발명의 제2실시예의 도전성 보강고무와 배선의 접속부분의 단면도.
제10도는 제2발명의 제2실시예의 반도체 집적회로장치를 2개 겹쳐서 시스템을 구성할 때의 도면.
제11도는 제1발명의 제2실시예의 도전성 보강고무와 절연성 보강고무로 이루어지는 보강고무의 형성방법을 설명하기 위한 도면.
제12도는 제3발명의 실시예를 도시한 반도체 장치의 단면도.
제13도는 캡을 제거한 도 12에 도시한 반도체장치의 평면도.
제14도 및 제15도는 각각 제3발명의 실시예의 작용효과를 설명하는 주요부 단면도.
제16도는 제4발명의 실시예를 개시한 반도체 장치의 주요부를 도시한 단면도.
제17도∼제20도는 제16도에 도시한 반도체 장치의 주요부를 제조공정마다 도시한 단면도.
본 발명은 직경이 수인치나 되는 소위 웨이퍼스케일 인테그레이션(Wafer scale Integration, 이하 WSI라 한다)의 대형 칩이나 반도체 웨이퍼에 적합한 실장을 가능하게 하는 기술에 관한 것이다.
LSI(대규모 집적회로)의 집적도는 매년 증가하고 칩사이즈는 수㎟인 것에서부터 1㎠인 것, 더 나아가서는 근래 화제가 되고 있는 웨이퍼 규모의 LSI(WSI)에서 볼 수 있는 바와 같이 직경이 3인치나 되는 것에까지 나타나려고 하고 있다.
또한, 닛케이맥그로힐사「닛케이 마이크로디바이스」1986년 4월호, P.45∼46에는 다음과 같은 기술이 기재되어 있다. 반도체 웨이퍼는 단결정 규소기판으로 형성되고, 반도체소자를 구성할 수 있는 배선기판으로서 사용된다. 반도체 칩은 반도체웨이퍼의 중앙부에 형성된 사각구멍의 내부에 매립되어 있다. 반도체 칩과 반도체웨이퍼의 틈에는 충전제 및 접착제로서의 애폭시계 수지가 마련되어 있다.
상기 반도체 웨이퍼의 표면에는 미리 소정 형상의 배선(알루미늄배선)이 형성되어 있다. 반도체웨이퍼의 배선과 반도체칩의 외부단자(본딩패드)의 접속은 접속용 배선(알루미늄배선)을 사용해서 실행되고 있다. 접속용 배선은 포토마스크를 사용하는 소위 포토리도그래피 기술로 형성된다. 상기 포토마스크는 반도체웨이퍼와 반도체칩이 맞춤어긋남을 발생시키더라도 배선과 외부단자를 확실하게 접속할 수 있도록 어떠한 맞춤어긋남에도 대처할 수 있는 패턴이 다른 수십종류가 마련되어 있다.
또한, WSI에 대해서 기술한 문헌의 예로서는 닛케이 맥그로힐사 발행「닛케이 일렉트로닉스」1984년 9월 24일호, P.265∼294를 들 수 있다.
본 발명자는 이러한 기술적 배경하에서 웨이퍼 규모의 LSI나 대형칩 실장에 관해 검토한 결과, 이하의 문제점을 발견하였다.
[문제점 1]
패키지에 수납하는 칩(웨이퍼)사이즈가 대형화되면, 종래와 같이 칩을 패키지에 수납하고 팩케이징한 것을 프린드배선기판에 실장하는 방법에서는 칩이 대형으로 되면 그의 이면에 발생하는 응력도 커지기 때문에 칩(웨이퍼)을 패키지에 수납하는 것 자체가 곤란하게 된다는 문제가 있다.
[문제점 2]
반도체웨이퍼는 단결정 실리콘으로 이루어지고 또 그의 두께가 매우 얇으므로, 기계적 충격에 대해서 약하다. 특히, 반도체웨이퍼의 둘레가장자리 부분의 강도가 약해져 있다. 이 때문에, 집적회로장치(WSI)가 그 실장시나 시스템으로의 장착시에 파손한다는 문제가 있다.
[문제점 3]
칩사이즈의 대형화에 따라서 반도체 집적회로의 동작시에 발생하는 발열량도 그것에 따라서 증대한다. 웨이퍼 규모의 LSI(WSI)에 있어서는 예를 들면 1K까지나 된다고 시산되고 있다. 큰 전열기를 포함하고 있는 것과 같은 것이다.
냉각이 불충분한 경우에는 소자가 저하할 뿐만 아니라 열폭주, 타는 것에 의한 손상(
Figure kpo00001
損)에 도달한다.
또한, 웨이퍼규모의 LSI(WSI) 등의 반도체소자를 구성하는 Si등의 반도체 재료와 이것을 접착 고정시키는 기판재료와의 열팽창의 차에서 발생하는 응력이 큰 문제로 되고, 이 응력이 크면 냉열사이클시에 접착부가 파괴되어 절단되는 등 각종 불합리를 발생한다. 또, 반도체소자와 절연기판의 접합면이 증대하는 만큼 기판에 구부러짐응력 등의 외력이 반도체소자로 쉽게 전달된다는 문제도 있다.
[문제점 4]
상술한 닛케이 맥그로힐사「닛케이 마이크로디바이스」1986년 4월호, P.45∼46에 기재되어 있는 바와 같은 반도체 웨이퍼에 반도체칩을 매립하는 기술에 있어서의 접속용배선은 반도체웨이퍼의 배선과의 맞춤어긋남, 반도체칩의 외부단자와의 맞춤어긋남 및 반도체웨이퍼와 반도체칩의 맞춤어긋남을 고려해서 수십종류중의 1개의 포토마스크를 선택해서 형성되고 있다. 포토마스크의 매수는 반도체웨이퍼에 매립하는 반도체칩수에 비례해서 더욱더 증가한다. 이 때문에, 반도체웨이퍼에 반도체칩을 매립하는 반도체 장치는 포토마스크의 설계 시간이 길어지므로, 양산화에 적합하지 않다는 문제점이 있다.
또, 상기 접속용 배선은 반도체웨이퍼의 배선, 반도체칩의 외부단자의 각각과 다른 제조공정에서 형성되므로, 반도체 장치의 제조공정수가 증가한다는 문제점이 있다.
본 발명의 목적은 상술한 문제점을 해결하기 위해서 이루어진 것으로서, 금후 중요시되어 그 필요성이 점점 높아질 웨이퍼스케일의 LSI(WSI)에 적합한 실장을 가능하게 하는 기술을 제공하는 것이다.
본 발명의 다른 목적은 반도체웨이퍼로 이루어지는 집적회로장치의 기계적 충격에 대한 강도를 강하게 하는 기술을 제공하는 것이다.
본 발명의 다른 목적은 WSI실장시에 반도체기판에 가해지는 응력을 저감할 수 있는 기술을 제공하는 것이다.
본 발명의 다른 목적은 반도체 장치의 양산화가 가능한 기술을 제공하는 것이다.
본 발명의 다른 목적은 반도체 장치의 집적도를 향상하는 것이 가능한 기술을 제공하는 것이다.
본 발명의 또 다른 목적은 반도체 장치의 제조공정을 저감하는 것이 가능한 기술을 제공하는 것이다.
본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.
제1발명에 있어서는 웨이퍼에 그의 반경방향으로 슬릿부를 마련하고 또한 이 슬릿부를 따라서 외부 접속용의 전극부를 마련한다. 그리고, 상기 웨이퍼를 커넥터에 그의 슬릿부를 장착시켜서 실장하도록 한다.
이와 같이, 웨이퍼는 그의 반경방향으로 슬릿부가 있으므로, 상기 슬릿부를 이용해서 여러개의 웨이퍼를 플로피디스크와 같이 병렬시켜서 실장할 수 있고, 또 슬릿부에는 외부접속용의 전극부가 마련되어 있으므로 상기 전극부와 전기적으로 접속가능한 커넥터와의 사이에서 도통이 취해지고 상기 커넥터를 거쳐서 프린트 배선기판에 실장하면 프린트 배선기판과의 사이에서도 접속이 가능하게 된다.
제2발명에 있어서는 반도체웨이퍼의 가장자리에 그의 가장자리를 사이에 두도록 탄성을 갖는 'ゴ'형상의 보강고무를 마련한다.
상술한 수단에 의하면, 반도체웨이퍼의 기계적 강도가 약한 가장자리 부분이 보강고무에 의해 보호되므로, 반도체웨이퍼로 이루어지는 집적회로장치의 기계적 충격에 대한 강도를 높일 수가 있다.
제3발명에 있어서는 반도체소자를 절연기판에 접합하기 위해서, 이들을 접착하는 접착제로서 실리콘 고무 또는 겔계 접착제 등의 유연한 가요성을 지닌것을 사용하고, 또한 반도체소자를 상기 소자를 접합하는 부분에 여러개의 관통구멍을 적정 간격으로 뚫어 마련한 절연기판의 상기 관통구멍 영역에 상기 접착제에 의해 접합한다.
기판의 상기 관통구멍내에는 적정 위치까지 상기 접착제가 충전된다.
또, 상기 관통구멍의 내측면이나 절연기판의 이면 등에 금속막을 형성하도록 한다.
이와 같이, 절연기판에 반도체소자를 유연한 가요성을 지닌 접착제에 의해 부착되므로, 이들 절연기판과 반도체소자의 열팽창 계수차를 상기 접착제에 의해 흡수할 수 있어 그의 부정합을 해소할 수가 있다. 또, 절연기판의 반도체소자를 부착하는 부분에 관통구멍을 뚫고, 상기 관통구멍중에서 상기 접착제가 자유표면을 갖도록 했으므로, 기판이 변형되었을 때에 그의 자유표면의 상하 이동에 의해서, 기판의 변형을 반도체소자쪽으로 전달하지 않는 역할을 갖게 할 수가 있었다. 이것은 대형 반도체소자의 중심부에서 그와 같은 작용이 없을 때, 접착제는 변형하는 자유공간을 가질 수 없어 강체로서 작용해 버리기 때문이며, 상기에 의해 이것을 방지할 수가 있다.
또, 관통구멍의 내측면 등에 금속막을 형성하는 것에 의해서, 반도체소자로부터의 열을 상기 금속막을 거쳐 발산시킬 수 있어 열저항을 저감시킬 수 있으며, 절연기판으로서 수지기판 등의 열전도성이나 나쁜 기판을 사용하는 경우에 유효하게 된다.
제4발명에 있어서는 배선기판에 반도체칩을 매립하는 반도체 장치에 있어서 상기 배선기판의 배선 및 이 배선기판의 배선과 반도체칩의 외부단자를 접속하는 접속용 배선을 동일 제조공정에서 형성한다.
상술한 수단에 의하면, 상기 배선기판의 배선과 접속용 배선의 맞춤어긋남이 없어져 반도체칩의 외부단자를 기준으로 배선기판의 배선 및 상기 접속용 배선을 형성할 수 있으므로, 접속용 배선을 형성하는 포토마스크가 1장으로도 좋아 양상화를 도모할 수가 있다.
또, 상기 접속용 배선을 형성하는 공정에서 배선기판의 배선을 형성할 수 있으므로, 반도체장치의 제조공정을 저감할 수가 있다.
실시예 1
제1발명의 제1실시예를 제1도∼제3도에 따라서 설명한다.
제1도에 도시한 바와 같이 주면과 이것과 대향하는 이면 및 둘레가장자리면을 갖는 웨이퍼형상의 기판(1)의 둘레가장자리면의 일부에 있는 오리엔테이션플랫(2)의 대략 중앙부에서 웨이퍼중심을 향해 반경방향에 걸쳐서 적정폭의 슬릿부(3)을 형성한다. 이 때, 슬릿을 형성하는 방법으로서는 레이저커트등이 고려된다. 또, 제1도에도 도시한 바와 같이 슬리부(3)의 웨이퍼 중심측단부를 원형형상으로 하면 좋다. 이것에 의해, 상기 웨이퍼(1)을 제1도나 제3도에 도시한 바와 같이 커넥터(4)에 실장할 때 등에 상기 웨이퍼(1)의 균열을 방지할 수가 있다.
웨이퍼(1)의 슬릿부(3)의 양측에는 상기 슬릿(3)을 따라서 여러개의 전극(5)로 이루어지는 전극부(6)을 마련한다. 상기 전극부(6)은 슬릿부(3)의 한쪽에만 마련해도 좋다.
제2도는 상기 전극부(6)의 주요부 단면을 도시한 것으로서, 상기 제2도는 제1도의 I-I선에 따른다.
제1도 및 제3도에 도시한 바와 같이 웨이퍼(1)의 슬릿부(3)에 오목부를 갖는 커넥터(4)를 삽입하거나 또는 그것과는 반대로 해서 웨이퍼(1)을 커넥터(4)에 실장한다.
웨이퍼(1)내의 내부배선이 상기 전극부(6)에서 인출되고, 이 제3도에서는 도시하지 않지만 상기 커넥터(4)에도 오목부를 따라서 전극이 있어 이들 웨이퍼(1)의 전극부(6)과 커넥터(4)의 전극 사이에서 도통이 취해진다. 웨이퍼(1)은 커넥터(4)에 제3도에 도시한 바와 같이 여러개(5개로 예시) 플로피디스크와 같이 나란히 실장할 수가 있다.
제4도는 앞면, 이것과 대향하는 배면 및 측면을 갖는 패키지(7)에 웨이퍼(1)을 실장했을 때의 제1발명을 적용한 제2실시예를 도시한 것으로서, 그의 슬릿부(3)의 양측에는 전극부(6)이 형성되어 있고 또한 웨이퍼형상의 기판(1)과 패키지(7)의 각각의 슬릿(3)이 각각 대응하도록 실장된다. 전극(5)는 웨이퍼(1)에 땜납범프(5')를 거쳐서 전극리드(5")를 부착하는 것에 의해서 형성되어 있다.
제5도는 제4도에 대응하는 커넥터(4)를 도시한 것으로서, 동일 도면에 있어서 (8)은 주면과 이것과 대향하는 이면 및 측면을 갖는 커넥터본체, (9)는 상기 주면 및 이면에 형성된 상기 커넥터전극부, (10)은 리드(외부접속용 단자)이다. 또한, (11)은 커넥터본체(8)에 마련된 구멍으로서, 이 구멍(11)의 내부에 커넥터전극부(9)가 형성되고, 패키지(7)의 전극부(6)과 커넥터(4)의 전극부(9) 사이에서 실장시 도통이 취해진다.
웨이퍼(1)이나 패키지(7)은 예를 들면 실리콘 단결정기판으로 이루어지고, 주지의 기술에 의해서 이 웨이퍼나 칩내에는 그의 주면에 다수의 회로소자가 형성되어 하나의 회로기능이 주어지고 있다. 회로소자의 구체예는 예를 들면 MOS트랜지스터로 이루어지고 이들 회로소자에 의해서 예를 들면 논리회로 및 메모리의 회로기능이 형성되고 있다. 이들 회로소자는 상기 전극과 전기적으로 접속되어 있다.
제1발명에 의하면, 웨이퍼(1)이나 웨이퍼를 실장한 웨이퍼스케일의 패키지(7)에 주면에서 이면으로 관통하는 슬릿부(3)을 형성하고, 상기 슬릿부(3)에 전극부(6), 커넥터(4)에 전극부(9)를 배치하는 것에 의해서, 그의 슬릿부를 이용하여 커넥터(4)로 플로피디스크와 같이 나란히 실장할 수 있게 되었다. 웨이퍼를 실장하는 경우, 프린트 배선기판 표면에 그의 오리엔테이션 플랫에 전극부를 형성한 웨이퍼를 세워 마련하여 실장하는 것도 고려되지만, 이 경우 웨이퍼가 프린트 배선기판상에 불안정한 형태로 실장되게 되어 웨이퍼가 파괴되기 쉽다. 또, 웨이퍼의 중심부에 원형의 구멍을 뚫고 이 구멍에 커넥터를 삽입통과시켜서 실장하는 것도 고려되지만, 웨이퍼가 파괴되기 쉽다. 이것에 대해서, 제1발명에 의하면 웨이퍼나 웨이퍼스케일의 칩의 실장을 가능하게 하고 슬릿부를 이용해서 커넥터에 대해 자유자재로 착탈할 수 있어 기계적 강도를 향상시킬 수가 있다.
실시예 2
제2발명의 제1실시예를 제6도 및 제7도를 사용해서 설명한다.
제6도 및 제7도에 도시한 바와 같이, 제1실시예의 집적회로 장치는 단결정실리콘으로 이루어지는 반도체소자 즉 웨이퍼(13)의 예를 들면 한쪽의 주면에 메모리나 그의 주변회로 또는 로직 등의 각종 집적회로(14)를 형성하고, 또 웨이퍼(13)의 평면이 직선형상의 윤곽을 하고 있는 오리엔테이션플랫(13A)에 집적회로장치와 전기적으로 도통이 취해진 전극(15)를 형성한 것이다. 그리고, 단면이 'ゴ'형상을 한 탄성을 지닌 보강고무(12)를 반도체웨이퍼(13)의 오리엔테이션플랫(13A)를 제거한 가장자리부분 즉 웨이퍼(13)의 평면이 원형형상의 윤곽을 한 주면과 이면의 일부와 둘레가장자리면을 사이에 두도록 마련해서 기계적 충격에 대해서 강하게 하고 있다. 보강고무(12)는 예를 들면 하기의 화학식(1)로 표시되는 실리콘 수지로 이루어지는 것을 사용한다.
[화학식 1]
Figure kpo00002
보강고무(12)를 완전한 링형상으로 하지 않고 오리엔테이션 플랫(13A) 부분에 마련하지 않도록 한 것은 보강고부(12)의 반도체웨이퍼(13)으로의 착탈을 용이하게 하기 위한 것이며, 보강고무(12)에 가해지는 응력을 풀어주기 위함이다. 반도체웨이퍼(13)의 평면방향에 있어서의 보강고무(12)의 두께 L1은 2∼3㎜정도, 반도체웨이퍼(13)의 주면과 수직인 방향에 있어서의 보강고무(12) 전체의 두께 L2는 5㎜정도, 반도체웨이퍼(13)의 주면 또는 그것과 대향하는 이면에서 보강고무(12)의 상면 또는 하면까지의 두께 L3은 2㎜정도로 하고 있다. 보강고무(12)는 틀에 실리콘수지를 유입시키는 것에 의해서 일체로 형성할 수가 있다.
다음에, 제2발명의 제2실시예에 대해서 제8도∼제11도를 사용해서 설명한다.
보강고무(12)는 집적회로(14)의 전극으로서 겸용하는 도전성 보강고무(12A)와 절연성 보강고무(12B)로 이루어지고, 그들이 교대로 배치되어 있다. 도전성 보강고무(12A)에 다른 시스템의 전극을 접속한다. 도전성 보강고무(12A) 및 절연성 보강고무(12B)는 모두를 탄성을 지니고 또 그들의 단면은 'ゴ'형상을 해서 반도체웨이퍼(13)의 가장자리를 그 사이에 두고 있다. 도전성 보강고부(12A)는 예를 들면 부타디엔-아크릴로니트릴 공중합 고무(도전성 충전배합)으로 이루어지고, 그 저항값은 10Ω㎝이하이다. 절연성 보강고무(12B)는 제1실시예의 보강고무(12)와 마찬가지로 실리콘수지로 이루어진다. 도전성 보강고무(12A)와 집적회로(14) 사이는 예를 들면 알루미늄배선(16)이 접속하고 있다.
여기에서, 도전성 보강고무(12A)와 배선(16)의 접속부분의 단면의 개략을 제9도에 도시한다.
제9도에 도시한 바와 같이 배선(16)과 도전성 보강기구(12A) 사이는 예를 들면 Au 등으로 이루어지는 범프전극(17)에 의해 접속하고 있다. 한편, 도전성 보강고무(12A)와 반도체웨이퍼(13)의 가장자리 및 하면 사이는 예를 들면 폴리이미드계 유기재로 이루어지는 절연막(19)에 의해 절연하고 있다. 이와 같이, 집적회로 장치의 외부전극이 탄성을 지닌 도전성 보강고무(12A)로 이루어져 있는 것에 의해서, 도시하지 않은 다른 시스템의 전극을 접속하는 경우의 충격을 완화할 수가 있다. (18)은 집적회로 장치의 최종보호막으로서, 예를 들면 플라즈마 CVD에 의한 산화실리콘막으로 이루어져 있다.
제2실시예에 있어서의 집적회로장치는 제10도에 도시한 바와 같이 여러개의 반도체 집적회로장치 사이를 도전성 보강고무(12A)끼리 접속하는 것에 의해서 큰 시스템을 구성할 수가 있다. 도전성 보강고무(12A)끼리는 압착 등에 의해서 접속된다.
도전성 보강고무(12A)와 절연성 보강고무(12B)는 제11도에 도시한 바와 같이 그들을 접착제에 의해 교대로 접착해서 보강고무(12)를 형성한다.
이상 설명한 바와 같이, 제2발명에 의하면 반도체웨이퍼의 가장자리에 그의 가장자리를 사이에 두도록 'ゴ'형상을 한 탄성을 지닌 보강고무를 마련한 것에 의해서 반도체웨이퍼의 기계적 강도가 약한 가장자리부분이 보강고무에 의해 보호되므로, 반도체웨이퍼로 이루어지는 반도체 집적회로장치의 기계적 강도를 강하게 할 수가 있다.
또, 보강고무의 일부를 도전성 보강고무로 하고 이것을 집적회로장치의 전극으로 한 것에 의해서 다른 시스템의 전극을 접속할 때의 충격이 완화되므로, 반도체 집적회로장치의 기계적 강도를 강하게 할수가 있다.
실시예 3
제3발명을 제12도 및 제15도를 사용해서 설명한다.
제12도는 제3발명에 의한 반도체장치의 실시예를 도시한 단면도이다.
도 12에 있어서 (20)은 주면과 그것과 대향하는 배면 및 둘레가장자리면을 갖는 반도체소자(웨이퍼스케일 기판), (21)은 절연기판, (22)는 봉지재, (23)은 케넥터용 와이어, (24)는 프레임, (25)는 캡, (26)(26')은 각각 접합재료, (27)은 유연한 가요성을 지닌 접착제, (29)는 절연기판(21)에 뚫어 마련된 관통구멍, (30)은 이 관통구멍(29)의 내측면에 형성된 금속막, (31)은 절연기판(21) 표면에 마련된 배선패턴, (31'),(31")는 각각 금속막이다.
제13도는 캡(25)를 제거한 제12도의 평면도를 도시한 것이다.
제12도에 도시한 바와 같이 사각형의 절연기판(21)에 여러개의 관통구멍(29)를 적정 간격으로 뚫어 마련한다.
관통구멍(29)는 사각형의 반도체소자(20)을 부착하고자 하는 부분내에 마련한다.
상기 관통구멍(29)는 갖는 절연기판(21)의 상기 부착부 표면에 접착제(27)을 거쳐서 반도체소자(20)을 접착고정시킨다.
제12도에 도시한 바와 같이 절연기판(21)에는 관통구멍(29)가 마련되어 있으므로, 상기 접착제(27)은 절연기판 표면에서 관통구멍(29)내로 유입하고, 상기 관통구멍(29)의 적당한 위치까지 충전된다.
절연기판(21)의 표면에는 각 관통구멍(29) 주위에 형성된 금속막(31')와 배선패턴(31)을 갖는다.
또, 관통구멍(29)의 내측면에는 금속막(30)이 형성되어 있다.
또, 절연기판(21)의 이면의 전면에 금속막(31")가 형성되어 있다.
각 관통구멍 주위에 형성된 금속막(31')와 절연기판 이면에 형성된 금속막(31")는 관통구멍(29)의 내측면에 형성된 금속막(30)을 거쳐서 접속되어 있다.
배선패턴(31)의 내측 단부에는 커넥터용 와이어(23)과의 와이어본딩을 위한 표면처리를 실시할 수가 있다.
반도체소자(20) 주위에 마련된 여러개의 전극패드(28)과 절연기판(21) 표면의 배선패턴(31)의 내측단부를 커넥터용 와이어(23)에 의해 와이어본딩한다.
프레임(24)를 반도체소자(20)을 둘러싸도록 절연기판(21)의 둘레끝부에 접합재료(26)을 사용해서 세워 마련하고, 봉지재(22)를 상기 프레임(24)에 의해 구획된 내부로 주입해서 반도체소자(20)이나 커넥터용 와이어(23) 등을 피복한다.
프레임(24) 상에 캡(25)를 접합재료(26)에 의해 접착한다.
제13도에 도시한 바와 같이 절연기판(21) 표면의 배선패턴(31)에 에칭부(32)로 연장시키고, 이 연장시킨 배선패턴(31)을 외부와의 접속을 위한 단자(33)으로서 사용한다.
제3발명에 사용되는 반도체소자(20)은 웨이퍼규모의 칩의 다른 대형 칩(펠릿)으로 이루어지는 것으로서, 웨이퍼라도 좋다.
반도체소자(20)은 예를 들면 실리콘 단결정기판으로 이루어지고, 주지의 기술에 의해서 그의 내부에는 다수의 회로소자가 형성되고 하나의 회로기능이 주어지고 있다. 회로소자의 구체예는 예를 들면 MOS트랜지스터로 이루어지고, 이들 회로소자에 의해서 예를 들면 논리회로 및 메모리의 회로기능이 형성되고 있다.
절연기판(21)은 예를 들면 수지기판에 의해 구성되고, 그의 바람직한 예로서는 유리 또는 케플라 또는 실리카유리섬유 강화비페닐트리아진 기판 또는 동(同)에 폭시기판 또는 폴리이미드기판을 들 수 있다.
절연기판(21) 표면의 배선패턴(31)이나 금속막(31')나 절연기판(21) 이면의 금속막(31")나 관통구멍(29) 내측면의 금속막(30)은 예를 들면 Cu나 Cu합금에 의해 구성된다.
그 형성방법의 1예는 절연기판(21) 표리면에 각각 Cu박을 라미네이트하고, 포토레지스트기술, 에칭기술에 의해서 배선패턴(31)을 형성하고, 소정 위치에 관통구멍(29)를 뚫어마련하고, 이 관통구멍(29) 내측면에 도금기술 등에 의해서 금속막(30)을 형성하는 것에 의해서 실행된다.
봉지재(22)에는 실리콘계 겔을 사용하는 것이 바람직하다. 실리콘계 겔은 종래 일렉트로닉스 또는 옵티컬 화이바용 실리콘코팅제로서 시판되고 있던 것을 사용할 수 있으며, 예를 들면 실리콘겔은 IC메로리의 소프트에러 대책용으로 사용되고 있었다.
제3발명은 이것을 봉지재료로서 사용하려고 하는 것이다.
겔은 그의 가열경화전에는 액체상태로서 1액 형태 및 2액 형태가 있으며, 예를 들면 주제와 경화제로 이루어지는 2액 형태인 경우에는 이들을 혼합하면 반응경화(가교반응)하여 경화물이 얻어진다.
경화시스템으로서는 다음의 반응식으로 표시되는 바와 같이 축합형, 부가형, 자외선 경화형이 있다.
축합형
Figure kpo00003
Cat : Sn-Ti계 촉매
R : 예를 들면 알킬기(이하 동일)
부가형
Figure kpo00004
자외선 경화형
Figure kpo00005
경화물을 얻기 위해서, 가열(베이킹)하면 고무화가 진행된다.
제3발명에 있어서 사용되는 실리콘계 겔은 실리콘고무나 실리콘오일과는 달리 가교밀도가 낮은 것이다.
예를 들면, 가교밀도의 대소에서 보면 가교밀도가 가장 크고, 그 아래가 겔, 또 그 아래가 오일과 같이 된다.
가교밀도는 일반적으로 침입도계를 사용해서 측정되고, 침입도계에 대해서는 JISK2808에 규정되고 그것에 사용되는 침에 대해서는 ASTMD1321에 규격이 있다.
침입도에서 보아 일반적으로 겔은 40∼200㎜ 의 범위, 오일은 40㎜ 이하이고 겔의 경화반응의 촉진에 의해 고무화가 발생하고, 고무라고 불리고 있는 것은 일반적으로 침입도가 200㎜ 이상이다.
제3발명에 있어서 사용되는 실리콘계 겔에는 상기와 같이 시판되는 것이 사용되고, 예를 들면 신월(信越)화학 공업사제 KJR9010, X-35-100, 도레이 실리콘사제 JCR6110 등을 사용할 수 있다.
상기 X-35-100[A(주제), B(경화제) 2액 형태, 침입도 100]의 경화반응기구는 백금부가형이고, 2액 저온고온용 겔로서 -75∼250℃의 온도범위에서 사용할 수 있다.
이 실리콘계 겔은 내습성이 우수하다. 실리콘계 겔(22)표면과 캡(25) 사이에는 제12도에 도시한 바와 같이 공간을 마련하는 것이 바람직하다.
커넥터용 와이어(23)은 예를 들면 Au선이나 Al선에 의해서 구성된다.
프레임(24) 및 캡(25)는 절연기판(21)이 외력에 의해서 변형하는 것을 방지하는 기능이 있다. 프레임(24)와 절연기판(21)의 열팽창에 대한 부정합은 가능한한 저감시키는 것이 바람직하다. 프레임(24) 및 캡(25)는 이러한 관점에서 예를 들면 트리아진이나 Al에 의해서 구성되어 있는 것이 바람직하다.
프레임(24)를 절연기판(21)에 접합시키는 접합재료(26)이나 캡(25)를 프레임(24)에 접합시키는 접합재료(26')로서는 예를 들면 실리콘고무계 접착제가 사용된다.
제3발명에 있어서 절연기판(21)상에 반도체소자(20)을 부착할 때 사용되는 접착제(27)로서는 유연한 가요성을 지닌 접착제를 사용한다. 상기 접착제(27)의 예로서는 상기 실리콘계 겔 또는 실리콘계 고무계 접착제를 들 수 있다.
이 접착제(27)중에는 가열전도도 또는 저팽창계수를 갖는 충전제 분말을 혼합하면 좋다.
제3발명에 의하면, 절연기판(21)과 반도체소자(20)에 접착에 이와 같은 실리콘계 겔이나 고무로 이루어지는 유연한 가요성을 지닌 접착체(27)을 사용하고, 또한 상기 절연기판(21)의 상기 반도체소자(20)의 부착부에 관통구멍(29)를 뚫어 마련하였으므로, 대형 웨이퍼 규모의 LSI 등을 탑재해도 이들 절연기판(21)과 반도체소자(20)의 열팽창계수차에 의한 부정합을 해소할 수 있고 또 상기 절연기판(21)이 변형하더라도 반도체소자(20)측에 그 변형을 전달하지 않도록 할 수 있고 대형소자(21)을 탑재하는 경우에 유리한 기술로 될 수 있다.
제3발명에 의한 작용효과를 제14도 및 제15도를 사용해서 설명한다.
절연기판(21)에 관통구멍(29)가 뚫어마련되어 있으므로, 접착제(27)은 상기 관통구멍(29)에 있어서 절연기판(21) 표면에 접해 있지 않고 자유표면을 갖고 있다.
그리고, 상기 접착제(27)은 상기와 같은 유연하고 가요성이 있다.
그 결과, 제14도에 도시한 바와 같이 절연기판(21)이 위쪽방향으로 만곡해 있을 때, 화살표로 도시한 바와 같이 접착제(27)은 관통구멍(29)에 있어서 그의 자유표면이 위쪽방향으로 이동하거나 또는 아래쪽방향으로 이동할 수 있다. 이러한 접착제(27)의 자유표면의 변위에 의해 절연기판(21)에 가해지는 구부림응력 등의 외력을 반도체소자(20)으로 전달하지 않도록 할 수 있었다.
제15도는 가열, 냉각시의 열팽창 수축의 부정합을 접착제(27)이 흡수하는 상태를 도시한 것으로서, 이 경우에는 냉각시의 변화의 1예를 도시하고 있다.
절연기판(21)은 냉각시에 그의 외주에 있어서 변위(δs)한다. 이 변위δs는 예를 들면 5배정도 반도체소자(20)의 외주에 있어서의 변위(δp)보다 크고, 이들 외주에 있어서의 δs-δp의 차를 어딘가에서 흡수하지 않으면 반도체소자(20)등의 파괴로 이어진다. 따라서, 제15도에 도시한 바와 같이 접착제(27)의 자유표면의 이동이 관통구멍(29)에 있어서 실행되고, 이 자유표면의 이동에 의해 상기 외주에서의 변위 δs-δp를 관통구멍(29)가 있는 반도체소자 부착부에 페치할 수 있어 상기와 같이 큰 왜곡이 가해지더라도 충분히 견딜 수 있다.
또, 관통구멍(29)의 내측면에 금속막(30)을 형성하고 또 절연기판(21) 표면에도 금속막(31')를 형성하고 또 절연기판(21) 이면에도 금속막(31")를 형성하고 있다. 그 때문에, 반도체소자(20)으로부터의 발열을 금속막(31'), (30), (31")를 거쳐서 절연기판(21)이면에서 양호하게 방열할 수가 있다.
특히, 절연기판(21)의 이면의 금속막(31")를 전면에 형성해 두면, 방열면적이 커져 약간의 바람을 쏘이는 것만으로 유효하게 방열할 수 있게 된다.
이들 금속막(30) 등의 형성은 열전도성이 나쁜 절연기판(21)을 사용하는 경우에 유리하고, 상기 절연기판(21)을 사용하면서 열저항이 작은 구조의 반도체 장치로 할 수가 있다.
또, 내습성은 좋지만 열전도성이 다소 떨어지는 실리콘겔 봉지재(22)에 의해 반도체소자(20) 등을 봉지하는 경우에 유효하게 된다.
실시예 4
제4발명인 반도체장치의 주요부를 제16도(단면도)에 도시한다.
제16도에 도시한 바와 같이 반도체장치(34)는 배선기판(35)의 구멍부(35B)에 반도체칩(36)이 매립되어 있다.
상기 배선기판(35)는 실질적으로 원형상으로 형성된 단결정 규소기판(35A)(반도체웨이퍼)로 구성되어 있다. 또, 배선기판(35)는 방형상의 단결정 규소기판으로 구성해도 좋다. 또, 배선기판(35)는 GaAs, InP 등의 화합물 반도체기판, 세라믹기판, 에폭시계 수지나 폴리이미드계 수지 등의 수지기판으로 구성해도 좋다.
구멍부(35B)는 배선기판(35)의 단결정 규소기판(35A)의 중앙부(그 영역에 한정되지 않음)에 반도체칩(36)보다 약간 큰 사이즈로 구성되어 있다. 이 구멍부(35B)는 예를 들면 단결정 규소기판(35A)의 (100)면을 이방성 웨트에칭에 의해 관통될 때까지 에칭하는 것에 의해서 형성한다. 이 경우, 구멍부(35B)의 단면형상은 그 내경이 (111)면으로 되므로, 사다리꼴형상으로 구성된다.
반도체칩(36)은 배선기판(35)의 구멍부(35B)내에 충전제(또는 접착제)(37)을 개재시켜서 매립되어 있다. 이 충전제(37)은 반도체칩(36)과 배선기판(35)의 틈을 매립함과 동시에 양자간을 접착하도록 구성되어 있다. 충전제(37)은 예를 들면 에폭시계 수지를 사용한다.
반도체칩(36)은 배선기판(35)와 마찬가지로 단결정 규소기판(36A)로 구성한다. 또, 반도체칩(36)은 배선기판(35)와 동일한 재료 또는 다른 재료인 GaAs, InP 등의 화합물 반도체로 구성해도 좋다.
반도체칩(36)은 간략화해서 도시하고 있지 않지만, 단결정 규소기판(36A)의 주면에 반도체소자가 형성되고, 이 반도체소자의 상층에 여러개의 절연층 및 배선층이 형성되어 있다. 배선층으로서는 예를 들면 1층의 다결정 규소배선(게이트배선) 및 2층의 알루미늄배선으로 구성되어 있다. 2층중 상층의 알루미늄배선은 층간절연막(36B)상에 형성된다. 반도체칩(36)의 외부단자(36C)(본딩패드)는 상기 상층의 알루미늄배선과 동일한 제조공정(동일 배선층)으로 구성되어 있다. 외부단자(36C)의 표면은 그의 상층의 패시베이션막(36D)에 형성된 개구(36E)에서 노출하도록 구성되어 있다.
반도체칩(36)의 외부단자(36C)에는 개구(36E)를 통해서 접속용 배선(38A)의 한쪽끝이 접속되어 있다. 접속용 배선(38A)의 다른쪽끝은 배선기판(35)의 단결정 규소기판(35A)상에 층간절연막(35C)를 개재시켜서 연장하는 배선(38B)에 접속되어 있다. 배선(38B)는 배선기판(35)의 배선으로서 사용된다. 접속용 배선(38A)와 배선(38B)는 일체로(동일 제조공정에서) 구성되어 있다. 접속용 배선(38A), 배선(38B)의 각각은 예를 들면 알루미늄막이나 소정의 첨가물(Cu, Si)을 함유하는 알루미늄막으로 구성되어 있다. 접속용 배선(38A)의 한쪽끝측은 반도체칩(36)의 외부단자(36C)와 접속할 때의 맞춤어긋남량에 상당하는 분만큼 큰 사이즈로(여유치수를 마련해서) 구성되어 있다. 본 실시예에 있어서는 배선기판(35)는 배선(38B)의 1층 배선구조로 구성되어 있다.
반도체칩(36)상 및 배선기판(35)상(또는 접속용 배선(38A)상 및 배선(38B)상)을 포함한 전면에는 보호막(39)가 마련되어 있다. 보호막(39)는 예를 들면 폴리이미드 수지막을 사용한다. 또, 보호막(39)로서는 산화규소막이나 질화규소막을 사용해도 좋다.
다음에, 제4발명의 실시예의 반도체장치(34)의 구체적인 제조방법에 대해서 제17도∼제20도(제조공정마다 도시한 반도체장치의 단면도)를 사용해서 간단하게 설명한다.
먼저, 제17도에 도시한 바와 같이 배선기판(35)의 구멍부(35B)에 충전제(37)을 개재시켜서 반도체칩(36)을 매립한다. 반도체칩(36)은 배선기판(35)의 이면측에서(에칭을 실시한 측에서) 삽입하고, 반도체칩(36)은 표면과 배선기판(35)의 표면과의 평탄성을 높인다.
다음에, 제8도에 도시한 바와 같이 반도체칩(36)의 패시베이션막(36D)상 및 배선기판(35)의 층간절연막(36C)상의 각각을 포함하는 전면에 배선형성층(38)을 형성한다. 배선형성층(38)은 반도체칩(36)의 개구(36E)를 통해서 외부단자(36C)에 접속하도록 형성한다. 배선형성층(38)은 예를 들면 스퍼터에 의해 퇴적시킨 알루미늄막을 사용한다.
다음에, 상기 배선형성층(38)상에 포토레지스트막을 도포한다. 그 후, 포토리도그래피기술을 사용해서 상기 포토레지스트막을 소정 형상으로 패터닝하고, 제19도에 도시한 바와 같이 에칭용의 마스크(40)을 형성한다. 포토리도그래피기술은 도시하지 않은 포토마스크(또는 레티클)을 사용해서 포토레지스트막에 잠상을 형성하고, 이 포토레지스트막에 현상처리를 실시하는 기술이다.
다음에, 상기 마스크(40)을 사용해서 배선형성층(38)상을 에칭하고, 접속용 배선(38A) 및 배선(38B)를 동일한 제고공정에서 형성한다. 배선형성층(38)은 예를 들면 이방성 드라이에칭에 의해 에칭한다. 그리고, 그 후 제20도에 도시한 바와 같이 상기 마스크(40)을 제거한다.
이와 같이, 배선기판(35)에 반도체칩(36)을 매립하는 반도체장치(34)에 있어서 배선기판(35)의 배선(38B) 및 이 배선기판(35)의 배선(38B)와 반도체칩(36)의 외부단자(36C)를 접속하는 접속용 배선(38A)를 동일한 제고공정에서 형성하는 것에 의해서, 상기 배선기판(35)의 배선(38B)와 접속용 배선(38A)와의 맞춤어긋남이 없어져 반도체칩(36)의 외부단자(36C)를 기준으로 배선기판(35)의 배선(38B) 및 상기 접속용 배선(38A)를 형성할 수 있으므로, 접속용 배선(38A)를 형성하는 포토마스크가 1매(1종류)로 좋다. 즉, 외부단자(36C)와 접속용 배선(38A)의 한쪽끝의 맞춤어긋남은 존재하지만, 접속용 배선(38A)의 다른쪽끝과 배선기판(35)의 배선(38B)의 맞춤어긋남 및 반도체칩(36)과 배선기판(35)의 맞춤어긋남은 실질적으로 없어지게 된다. 이 결과, 반도체장치(34)는 포토마스크의 설계시간이 짧아지므로, 양산화를 도모할 수가 있다.
또, 상술한 바와 같이 맞춤어긋남량을 저감할 수 있으므로, 반도체장치(34)는 집적도를 향상시킬 수가 있다.
또, 상기 접속용 배선(38A)를 형성하는 공정에서 배선기판(35)의 배선(38B)를 형성할 수 있으므로, 반도체장치(34)의 제조공정을 저감할 수가 있다.
상기 제20도에 도시한 접속용 배선(38A) 및 배선(38B)를 형성하는 공정후에 상기 제16도에 도시한 바와 같이 보호막(39)를 형성한다. 이들 일련의 제조공정을 실시하는 것에 의해서, 제4발명의 실시예의 반도체장치(34)는 완성된다.
또한, 상기 실시예에서는 배선기판(35)는 1층 배선구조로 구성되어 있지만, 본 발명은 배선기판(35)를 2층 또는 그 이상의 여러개의 배선구조로 구성할 수가 있다. 배선기판을 2층배선구조로 구성하는 경우, 2층중의 하층배선은 반도체칩의 외부단자에 접속하는 접속용 배선과 일체로 구성한다. 2층배선구조중의 상층배선은 상기 하층배선 사이를 접속하는 배선으로서 형성한다. 하층배선과 상층배선은 층간절연막에 의해 분리하고, 양자의 접속은 상기 층간절연막에 형성된 접속구멍을 통해서 실행한다.
또, 상기 실시예에서는 배선기판(35)에 1개의 반도체 칩(36)밖에 매립하고 있지 않지만, 본 발명은 배선기판(35)에 여러개의 반도체칩(36)을 매립해도 좋다.
제4발명에 의하면, 배선기판에 반도체칩을 매립하는 반도체장치에 있어서 접속용 배선을 형성하는 포토마스크가 1장으로 좋으므로, 양산화를 도모할 수가 있다.
또, 상기 반도체장치의 제조공정을 저감할 수가 있다.

Claims (29)

  1. (a) 집적회로가 구성되어 있는 주면과 상기 주면과 대향하는 이면 및 둘레가장자리면을 갖는 기판, (b) 상기 기판의 둘레가장자리면의 일부에서 상기 기판의 중심을 향해 반경방향으로 형성되고 상기 주면에서 상기 이면까지 관통된 슬릿, (c) 상기 슬릿을 따라서 형성되고 또한 상기 주면상에 배치되고 상기 집적회로와 전기적으로 접속된 여러개의 전극으로 이루어지는 웨이퍼스케일 반도체장치.
  2. 제1항에 있어서, 상기 기판의 중심에 있는 상기 슬릿의 끝부는 원형 형상으로 이루어지는 웨이퍼스케일 반도체장치.
  3. 제1항에 있어서, (d) 오목부와 상기 오목부를 따라 형성된 여러개의 커넥터 전극부를 갖는 커넥터를 더 갖고, 상기 주면상의 상기 여러개의 전극은 상기 여러개의 커넥터전극부의 각각과 전기적으로 접속되어 있는 웨이퍼스케일 반도체장치.
  4. 제1항에 있어서, (e) 상기 여러개의 전극의 각각에 대응하고 또한 전기적으로 접속되도록 형성되어 있어 여러개의 범프전극, (f) 전면과 이것과 대향하는 배면 및 측면을 갖고, 상기 측면의 일부에서 그의 중심을 향하는 방향으로 형성된 슬릿을 따라서 상기 범프전극에 전기적으로 접속된 여러개의 전극리드가 형성된 패키지를 더 갖고, 상기 기판과 상기 패키지내에 형성된 각각의 슬릿이 각각 대응하도록 상기 패키지내에 상기 기판을 실장한 웨이퍼스케일 반도체장치.
  5. 제4항에 있어서, (g) 주면과 이것과 대향하는 이면 및 측면, 상기 주면과 상기 이면에 형성된 여러개의 커넥터전극부, 상기 여러개의 커넥터전극부의 각각에 전기적으로 접속된 여러개의 외부리이드로 이루어지는 커넥터를 더 갖는 웨이퍼스케일 반도체장치.
  6. (a) 집적회로가 구성되어 있는 주면과 상기 주면과 대향하는 이면 및 둘레가장자리를 갖고 상기 주면의 형상이 원형 형상부와 직선 형상부의 윤곽으로 이루어지는 반도체소자, (b) 상기 주면의 직선 형상부에 형성되고 상기 집적회로와 전기적으로 접속된 여러개의 전극, (c) 상기 주면 및 이면의 일부와 상기 둘레가장자리면을 덮도록 배치되고 그의 단면형상이 U자형상인 보강고무부재로 이루어지는 웨이퍼스케일 반도체장치.
  7. 제6항에 있어서, 상기 보강고무부재는 실리콘수지로 이루어지는 웨이퍼스케일 반도체장치.
  8. (a) 집적회로가 구성되어 있는 주면과 그것과 대향하는 이면 및 둘레가장자리면을 갖고 상기 주면의 형상이 원형 형상부와 직선 형상부의 윤곽으로 이루어지는 반도체소자와, (b) 상기 주면 및 이면의 일부와 상기 둘레가장자리면을 덮도록 배치되고 그의 단면형상이 U자형상인 보강고무부재로 이루어지고, 상기 보강고무부재는 여러개의 도전성 고무부재와 여러개의 절연성 고무부재로 이루어지고, 상기 도전성 고무부재와 절연성 고무부재는 서로 교대로 배치되고, 상기 도전성 고무부재는 상기 집적회로와 전기적으로 접속되어 있는 웨이퍼스케일 반도체장치.
  9. 제8항에 있어서, 상기 도전성 고무부재는 부타디엔-아크릴로니트릴 공중합체 고무로 이루어지는 웨이퍼스케일 반도체장치.
  10. 제8항에 있어서, 상기 절연성 고무부재는 실리콘고무부재로 이루어지는 웨이퍼스케일 반도체장치.
  11. 제8항에 있어서, 상기 도전성 고무부재와 입/출력단자 사이의 접속은 알루미늄배선에 의해 실행되는 웨이퍼스케일 반도체장치.
  12. (a) 집적회로가 구성되어 있는 주면과 그것과 대향하는 배면 및 둘레가장자리면을 갖는 웨이퍼스케일 기판, (b) 상기 주면상에 배치된 여러개의 전극, (c) 표면, 이면, 상기 표면 및 이면에 형성된 여러개의 금속막 및 배선을 갖고 상기 웨이퍼스케일 기판을 상기 표면상에 고착하기 위한 절연기판, (d) 상기 웨이퍼스케일 기판을 상기 절연기판에 접착하기 위한 접착제, (e) 상기 절연기판의 상기 표면상에 형성된 상기 여러개의 배선과 상기 여러개의 전극을 각각 전기적으로 접속하는 여러개의 와이어를 포함하며, 상기 웨이퍼스케일 기판의 상기 절연기판과 고착된 상기 배면의 영역에 있어서 상기 표면에서 상기 이면에 걸쳐 여러개의 관통구멍이 형성되어 있고, 상기 접착제는 상기 웨이퍼스케일 기판의 상기 배면과 상기 절연기판의 적어도 상기 표면과의 사이에 개재되어 있는 웨이퍼스케일 반도체장치.
  13. 제12항에 있어서, (g) 상기 웨이퍼스케일 기판을 둘러싸는 위치에 배치된 프레임을 더 포함하는 웨이퍼스케일 반도체장치.
  14. 제12항에 있어서, 상기 절연기판은 유리, 케플라 또는 실리카 유리섬유 강화비페닐 트리아진기판, 에폭시 기판 또는 폴리이미드기판으로 이루어지는 웨이퍼스케일 반도체장치.
  15. 제12항에 있어서, 상기 접착제는 유연한 가요성을 갖는 물질인 웨이퍼스케일 반도체장치.
  16. 제15항에 있어서, 상기 유연한 가요성을 갖는 물질은 실리콘계 겔 또는 실리콘계 고무인 웨이퍼스케일 반도체장치.
  17. 제12항에 있어서, (f) 상기 웨이퍼스케일 기판의 상기 주면과 상기 전극 및 상기 와이어를 봉지하는 봉지재를 더 포함하는 웨이퍼스케일 반도체장치.
  18. 제17항에 있어서, 상기 봉지재는 실리콘계 겔인 웨이퍼스케일 반도체장치.
  19. 제13항에 있어서, (h) 상기 프레임에 접착되어 상기 웨이퍼스케일 기판을 봉지하는 캡을 더 포함하는 웨이퍼스케일 반도체장치.
  20. 제12항에 있어서, 상기 여러개의 전극은 상기 웨이퍼스케일 기판의 상기 주면상으로서 상기 둘레 가장자리면을 따라서 배치되어 있는 웨이퍼스케일 반도체장치.
  21. (a) 집적회로가 구성되어 있는 주면과 그것과 대향하는 배면 및 둘레가장자리면을 갖는 웨이퍼스케일 기판, (b) 상기 주면상에 배치된 여러개의 전극, (c) 표면, 이면, 상기 표면과 이면에 형성된 여러개의 금속막 및 배선을 갖고 상기 웨이퍼스케일 기판을 상기 표면상에 고착하기 위한 절연기판, (d) 상기 웨이퍼스케일 기판을 상기 절연기판에 접착하기 위한 접착제로 이루어지고, 상기 웨이퍼스케일 기판의 상기 절연기판과 고착된 상기 배면의 영역에 있어서 상기 표면에서 상기 이면에 걸쳐 여러개의 관통구멍이 형성되어 있고, 상기 여러개의 전극은 상기 표면상에 배치된 상기 여러개의 배선과 전기적으로 접속되어 있는 웨이퍼스케일 반도체장치.
  22. 제21항에 있어서, (e) 상기 웨이퍼스케일 기판을 둘러싸는 위치에 배치된 프레임을 더 포함하는 웨이퍼스케일 반도체장치.
  23. 제21항에 있어서, 상기 절연기판은 유리, 케플라 또는 실리카 유리섬유 강화비페닐 트리아진기판, 에폭시기판 또는 폴리이미드기판으로 이루어지는 웨이퍼스케일 반도체장치.
  24. 제21항에 있어서, 상기 접착제는 유연한 가요성을 갖는 물질인 웨이퍼스케일 반도체장치.
  25. 제24항에 있어서, 상기 유연한 가요성을 갖는 물질은 실리콘계 겔 또는 실리콘계 고무인 웨이퍼스케일 반도체장치.
  26. 제21항에 있어서, (f) 상기 웨이퍼스케일 기판의 상기 주면, 상기 전극 및 상기 웨이퍼에 배치된 여러개의 전극과 상기 여러개의 배선을 전기적으로 접속하고 있는 와이어를 봉지하는 봉지부재를 더 포함하는 웨이퍼스케일 반도체장치.
  27. 제26항에 있어서, 상기 봉지부재는 실리콘계 겔인 웨이퍼스케일 반도체장치.
  28. 제22항에 있어서, (g) 상기 프레임에 접착되고 상기 웨이퍼스케일 기판을 봉지하는 캡을 더 포함하는 웨이퍼스케일 반도체장치.
  29. 제21항에 있어서, 상기 여러개의 전극은 상기 웨이퍼스케일 기판의 상기 주면상으로 상기 둘레 가장자리면을 따라서 배치되어 있는 웨이퍼스케일 반도체장치.
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