KR970005952B1 - 박막트랜지스터의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래의 박막트랜지스터의 제조방법에 의한 박막트랜지스터의 단면도이고,
제2도는 에치스토퍼층을 채용한 박막트랜지스터의 단면도이고,
제3도는 양극산화법에 의해 제조된 박막트랜지스터의 단면도이고,
제4도는 본 발명의 실시예에 따라 제조된 박막트랜지스터의 단면도이다.
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 액정표시장치의 스위칭소자로 사용되는 박막트랜지스터의 제조방법에 관한 것이다.
화상정보시대에 있어서 정보전달의 매개인 화상표시장치에 많은 관심이 모아지고 있고, 특히 브라운관을 대신할 평탄형 표시장치가 개발되고 있다. 그 중에서도 액정표시장치의 발전이 현저하며 액정기술과 반도체기술으로 합친 액티브 매트릭스형 액정표시장치가 주목받고 있다. 액티브 매트릭스 구동방식은 매트릭스 형태로 배열된 각 화소에 비선형 특성을 갖춘 스위칭소자를 부가하여 표시 특성을 향상시킨 것이다. 이러한 스위칭소자에는 통상 비정질실리콘이나 다결정실리콘을 채용한 박막트랜지스터가 이용되고 있다.
비정질실리콘은 면적이 넓은 투명 유기기판과의 정합성이 좋고 대화면대응, 재현성, 저온퇴적 등의 장점 때문에 널리 이용이 되고 있다.
표시채널의 고품위화를 위하여서는 이러한 스위칭소자의 특성개량과 균일한 특성을 얻는 것이 중요하다.
제1도는 종래의 박막트랜지스터의 제조방법을 사용하여 제조된 역스티거드형 박막트랜지스터의 전형적인 단면구조를 나타낸 도면이다. 제1도를 참조하면, 먼저 유리기판(1)상에 게이트전극용 금속성 증착하고 마스크패턴을 적용하여 패터닝함으로서 게이트전극(2)을 형성한다. 이어서, 상기 게이트전극(2)이 형성되어 있는 유리기판 전면에 게이트절연막(3), 반도체층(4)을 형성하기 위한 실리콘층 및 인이 많이 도핑된 n+층을 순차적으로 형성한다. 다음으로 상기 반도체층(4)을 형성하기 위한 마스크패턴을 적용하여 상기 실리콘층 및 상기 n+층을 동시에 패터닝함으로서 반도체층(4) 및 오믹콘택트층(5)을 각각 형성한다.
상기 반도체층(4) 및 오믹콘택트층(5)을 형성한 후, 결과물 전면에 금속층을 증착하고 패터닝함으로서 소오스/드레인전극(6a,6b)을 형성하고, 소오스/드레인전극(6a,6b)과 접촉하지 않은 오믹콘택트층을 식각해냄으로서 제1도에 도시된 바와 같은 박막트랜지스터를 완성한다.
상술한 바와 같이 종래 박막트랜지스터의 제조방법에서, 상기 소오스/드레인전극과 접촉하지 않은 오믹콘택트층을 식각공정은 통상적으로 건식식각공정(일반적으로 플라즈마식각)을 사용한다. 이 플라즈마식각은 구체적으로 다음과 같다. 먼저, 식각하고자 하는 웨이퍼(박막트랜지스터의 제조방법의 경우에는 결과물들이 형성되어 있는 기판)를 반응실 안으로 들여보낸 다음 상기 반응시를 진공상태로 만든다. 그 후, 상기 반응싱안에 에칭가스인, 사불화탄소(CF4), 혹은 율불화황(SF6)과 같은 반응가스로 채운다. 여기서, 상기 반응가스를 채울 때 적은 양의 산소도 첨가된다. 식각은 RF에너지를 상기 반응가스 혼합물에 가함으로써 시작되는데, 이것은 매우 반응력이 강한 불소화합물을 생성시킨다.
그러나, 상기한 바와 같이 플라즈마식각을 적용하여 상기 소오스/드레인전극과 접촉하지 않는 오믹콘택층을 식각할 때, 상기 식각하고자 하는 콘택트층 하면에 위치하는 반도체층이 상기 플라즈마식각에 노출됨으로서 열화할 수 있고, 그리고, 상기 식각공정시 언더컷(undercut)되거나 과도식각되면, 상기 게이트전극 및 상기 소오스/드레인전극 사이의 절연성이 나빠지게 되어 상기 전극들 간에 단락이 일어나는 문제가 발생하게 되거나 반도체층이 없어지는 경우도 생길 수가 있다.
상기 문제점을 해결하기 위하여, 에치스토퍼(etchstopper)층을 이용하여 박막트랜지스터의 제조방법이 널리 공지되어 있다. 제2도는 상기 에치스토퍼층(7)을 채용한 경스태거드형의 박막트랜지스터의 구조를 나타낸다.
여기서 상기의 에치스토퍼층(7)은 오믹콘택트층중 소오스 및 드레인전극과 접촉하지 않는 부분을 식각할 때, 하부의 반도체층(4)이 제거되는 것을 막아준다. 즉, 에치스토퍼층만 조금 에칭되고 하부의 반도체층은 보호됨으로서 반도체층의 과도식각으로 인한 문제점을 해결할 수 있다.
그러나, 상술한 제1도 및 제2도의 박막트랜지스터 제조방법은 플라즈마식각으로 인한 또 다른 문제점을 가지고 있다.
즉, 상기한 바와 같은 플라즈마식각을 적용하여 식각공정을 실시할 때, 그 식각율은 웨이퍼 사이의 간격 때문에 웨이퍼의 가운제 부분보다 가장자리에서 더 크게 된다. 따라서, 상기 종래 기술들에서, 상기 소오스/드레인전극과 접촉하지 않는 오믹콘택트층을 식각할 때 상기 플라즈마식각을 실시하게 될 경우, 상기 식각율의 차이 때문에 식각조건을 조절하기 어렵다. 즉, 상기 박막트랜지스터를 스위칭소자로 채택하는 LCD가 대형화되면서, 기판 크기가 커지게 되고, 이에 따라 식각속도가 불균일하게 되어, 상술한 바와 같은, 중앙부분과 가장자리부분의 식각속도의 불균일성에 의한 TFT의 불량, 혹은 식각조절의 어려움등의 문제점이 발생하게 된다.
또한, 상기 식각공정에서 사용되는 식각마스크를 감광막을 이용할 경우, 상기 감광막은 플라즈마식각 작용에 의해 딱딱해져서 화학적인 방법으로는 제거하기 어렵다. 그래서, 많은 플라즈마시스템은 감광막을 제거하기 위해서 식각이 끝난 뒤 CF4(혹은 SF6)기체 혼합물을 순수한 산소로 바꾸게 되어 있다. 그러면 상기 감광막은 산화되어 탄산가스와 수증기로 되면서 제거된다. 따라서 상기와 같은 반응이 소자에 영향을 미쳐, 소자특성이 나쁘게 된다. 또한, 상기 감광막은 제거하기 위해 반응가스를 산소로 바꾸어야 하기 때문에, 공정이 너무 복잡하게 된다.
이러한 건식식각으로 인한 여러가지 문제점을 해결하기 위해 본출원인은 국내 특허출원 제91-22055호와 제92-23146호로서 양극산화법을 이용하여 불필요한 오믹콘택트층을 제거할 수 있는 박막트랜지스터의 제조방법에 관한 발명을 출원한 바 있다.
상기 특허출원들은 오믹콘택트층인 불순물이 고농도로 도핑된 반도체층이 용이하게 양극산화되어 산화막을 형성할 수 있다는 본 출원인의 연구결과에 기초하여, 불순물이 고농도로 도핑된 반도체층의 소정부위를 선택적으로 노출시키는 산화저지패턴을 사용하여 양극산화시킴으로서 상기 불순물이 고농도로 도핑된 반도체층이 일부를 제거함을 특징으로 한다.
제3도는 상기의 양극산화법을 이용한 박막트랜지스터의 제조방법의 일예를 설명하기 위한 도면이다. 여기서 게이트전극(2), 게이트절연막(3), 반도체층(4), 오믹콘택트층(5) 그리고 소오스/드레인전극(6a,6b) 등을 형성시키는 공정들은 제1도에서 설명한 것과 동일하나, 상기 소오스/드레인전극을 형성한 후에, 포토레지스트패턴으로 산화저지패턴을 형성하거나 혹은 소오스/드레인전극을 산화저지패턴으로 이용하여 양극산화를 실시함으로서 상기 오믹콘택트층중 소오스/드레인전극과 접촉하지 않은 부분을 제거한다. 제3도에는 소오스/드레인전극을 산화저지패턴으로 이용한 경우가 도시되어 있는데, 이때는 소오스/드레인전극 표면의 일부도 양극산화된다.
양기의 양극산화법을 이용한 박막 트랜지스터의 제조방법에 의하면, 플라즈마 식각으로 인한 문제점들, 예컨데 식각률의 불균일성, 식각공정중의 반도체층의 노출로 인한 오염, 식각공정시의 언더컷, 감광막의 제거등의 문제점들을 제거할 수 있다.
하지만, 상기의 양극산화법을 이용한 박막트랜지스터의 제조방법에 의한 경우에 소오스/드레인전극의 모서리 부분에서 실리콘층(상기 예에서 오믹콘택트층과 반도체층)이 양극산화되면서 크랙(crack)이 생기는 문제가 나타났다. 이러한 크랙이 생기면 크랙으로 양극산화용약이 스며들어 계속 양극산화가 진행되는 문제가 생기고 이는 박막트랜지스터의 특성을 열화시키는 요인이 된다.
그러므로 본 발명의 목적은 양극산화시에 크랙이 발생하더라도 더이산 아래쪽으로 양극산화가 진행되지 못하게 함으로서 박막트랜지스터 특성의 열화를 방지할 수 있는 박막트랜지스터 제조방법을 제공하는데 있다.
상기 본 발명의 목적은 크랙으로 인한 아래쪽으로의 양극산화의 진행을 막아줄 수 있는 산화방지막(oxidation stopper)을 채용하는 구조로 하면서 양극산화를 실시하는 박막트랜지스터의 제조방법에 의해 달성된다. 제2도에서의 에치스토퍼층(7)이 하부 반도체층의 과도한 시각을 방지하기 위한 목적인 반면, 상기 산화방지막은 크랙이 발생하더라도 더 이상 아래쪽으로 양극산화가 진행되지 못하도록 막아주는 역할을 하는 것이다. 그래서 건식식각법에 의한 경우에는 건식식각도중 에치스토퍼층이 에치가 되더라도 하부반도체층을 보호하기 위하여 2,000Å 이상의 두꺼운 에치스토퍼층 형성이 필요하지만, 양극산화법을 이용할 경우의 산화방지막은 2,000Å이하로 얇게 형성시켜도 된다. 즉, 전기가 통하지 않게 절연이 될 정도의 두께로 충분하며 500Å 정도로 얇게 가져갈 수도 있다.
본 발명은 다음에 기술하는 실시예 및 도면에 의해 더욱 명확하게 될 것이다. 이하, 본 발명의 실시예를 첨부된 도면에 의하여 설명한다.
실시예
제4도는 본 발명의 한 실시예에 따라 제조된 박막트랜지스터의 단면구조를 나타낸 도면이다.
제4도를 참조하면, 먼저 절연기판, 예컨대 유리기판(1)상에 Ta와 같은 게이트전극용 금속을 3,000Å 두께로 증착하여 금속층을 형성하고 이 증착된 금속층 위에 마스크패턴을 적용하여 패터닝함으로서 게이트전극(2)을 형성한다. Ta대신에 Al, Cr등과 같은 금속을 사용할 수도 있다.
다음으로 결과물 전면에 절연막(3), 예를 들면 질화실콘막(SiNx)을 350℃의 온도에서 SiH4+NH3+N2+H2계를 소오스로 사용하여 3,000Å의 두께로 증착시켜 게이트절연막(3)을 형성한다. 이러서 상기 게이트 절연막(3)의 전면에 반도체층(4)을 형성한다. 상기 반도체층(4)은 PECVD방식을 이용하여 실리콘층으로 형성하는데, 2,000Å 정도의 두께로 형성한다. 상기 실리콘층은 수소화 비정질 실리콘(a-si : H)과 실란을 이용하여 형성한다. 상기 실리콘층의 형성에는 다결정실리콘층을 사용할 수도 있다. 계속해서 상기 반도체층(4)의 상기 게이트전극(2)에 대응하는 영역상에 산화방지막(8)을 형성한다. 상기 산화방지막(8)은 절연막으로서 예를 들면 질화실리콘막(SiNx)을 350℃의 온도에서 SiH4+NH3+H2계를 소오스로 사용하여 일정두께로 형성한다. 상기 산화방지막(8)의 두께는 절연이 될 정도의 두께(예컨데, 500Å)로 형성하면 된다.
이어서 SiH4+PH3계를 소오스로 사용하여, 300Å의 두께로 인(P)불순물을 고농도로 도핑시킨 다결정실리콘층이나 미결정실리콘(microcrystalline silicon)층으로 상기 산화방지막(8)이 형성된 결과물 전면에 n+층을 형성한다. 상기 n+층은 오믹콘태트층으로 사용된다. 이어서 n+층 상에 적어도 상기 게이트 전극(2)을 커버링하는 마스크패턴(도시하지 않음)을 형성한다. 상기 마스크패턴을 식각마스크로 사용하여 상기 n+층의 노출된 전면을 상기 게이트절연막(3)의 계면이 노출될 때까지 식각한다.
상기 결과물 전면에 금속층을 형성한 다음 상기 금속층을 패터닝하여 상기 게이트 전극(2)에 대응하는 상기 n+층의 소정의 영역을 노출시키는 소정간격 이격된 금속층 패턴을 형성한다. 상기 금속측 패턴은 소오스 및 드레인전극으로 사용된다. 따라서 이하, 상기 금속층 패턴을 이라 소오스 및 드레인전극(6a,6b)한다.
상기 소오스 및 드레인전극(6a,6b)은 Al과 같이 양극산화가 가능한 금속층으로 형성할 수 있는데, 그 두께는 4,000Å 정도가 되도록 형성한다. 상기 소오스 및 드레인전극(6a,6b)은 Al대신에 양극산화가 가능한 금속들인 W, Ta, Ti, Nb 등과 같은 금속들은 사용하여 형성할 수도 있다. 소오스/드레인전극(6a,6b) 형성 후 결과물 전면에 포토레지스터를 1.7~2.0㎛의 두께로 도포하고, 노광 및 현상등의 공정을 거쳐 포토레지스터패턴(도시되지 아니함)을 형성한다. 여기서, 상기 포토레지스터패턴은 상기 소오스/드레인전극(6a,6b)의 일부를 노출하도록 형성하는 것이 바람직하다. 그러한 경우에 상기 소오스/드레인전극(6a,6b)의 노출된 표면부분도 또한 양극산화공정 도중에 양극산화된다. 상기 포토레지스터패턴은 상기 소오스/드레인전극(6a,6b)과 접촉하지 않는 오믹콘택트층을 선택적으로 양극산화시켜 제거하기 위한 양극산화시에 상기 소오스/드레인전극(6a,6b)이 산화저지패턴으로 사용된다. 상기 포토레지스터 패턴은 양극산화공정시에 상기 오믹콘택트층이나 금속층의 산화를 저지할만한 질화물, 산화물과 같은 다른 물질도 대체할 수 있다. 상기 소오스 및 드레인전극(6a,6b)을 형성하기 전에 화소전극(도시되지 아니함)이 형성된 경우에는 포토레지스터패턴을 형성하지 않고 양극산화를 실시할 수 있으며, 제4도에는 이 경우가 도시되어 있다. 이때는 소오스/드레인전극(6a,6b)이 오믹콘택트층의 산화저지패턴 역할을 한다. 상기 포토레지스터 패턴, 혹은 소오스/드레인전극(6a,6b)을 산화저지패턴으로 하여 140V이하의 양극산화전압에서 1시간 내지 4시간동안 양극산화를 실시한다. 이때 적당한 전해약으로서는 N-메틸아세트아미드, 테트라히드로푸르푸릴 알코올 또는 에틸렌글리콜로 구성된 용매중의 질산 및 수산화칼륨용액을 들 수 있다. 포토레지스터패턴을 형성하지 않고 소오스/드레인전극(6a,6b)을 산화저지패턴으로 하여 양극산화시킨 경우, 제4도에서 보인 바와 같이 n+층의 노출된 부분전체와 상기 소오스/드레인전극(6a,6b)의 전 표면이 산화되어 상기 n+층의 노출된 부분은 양극산화막(5')화되어 절연물질막으로 되고 상기 소오스 및 드레인전극(6a,6b)의 전표면에도 양극산화된 산화막(6a',6b')이 형성된다. 이때 양극산화는 상기 소오스 및 드레인전극(6a,6b) 근처에서만 일어날 수다 있는데 이러한 경우에도 TFT동작특성에는 지장을 주지 않는다.
상술한 바와 같이 본 발명에 의한 박막트랜지스터의 제조방법에 의하면, 소오스/드레인전극 가장자리에서 오믹콘택트층이 양극산화되면서 크랙이 발생하더라도 산화방지막에 의하여 더이상 아래쪽으로 양극산화가 진행되는 것을 막아주므로 박막트랜지스터 특성의 열화를 막아주게 된다.
또한 산화방지막의 두께도 절연이 될 정도의 두께면 되므로 건식식각법에 의할 경우의 에치스토포층의 두께보다 훨씬 얇게 가져갈 수 있다.
본 발명의 실시예를 게이트전극이 소오스/드레인전극의 아래쪽에 형성되어 있는 역스테거드형 박막트랜지스터에 적용하였지만, 기판상에 소오스/드레인전극을 먼저 형성하고 상기 소오스/드레인전극위에 게이트전극을 형성하는 경우에도 본 발명이 적용될 수 있다.
이상, 본 발명을 실시예를 들어 구체적으로 설명하였지만, 본 발명은 이에 제한되는 것은 아니다.
Claims (6)
- 기판상에 게이트전극을 형성하고 그 결과물상에 게이트 절연막, 반도체층, 오믹콘택트층 및 소오스/드레인전극을 형성한 후 상기 소오스/드레인전극과 접촉하지 않는 오믹콘태트층은 양극산화시켜 제거하는 단계들을 포함하는 박막트랜지스터의 제조방법에 있어서, 양극산화가 상기 오믹콘택트층의 아래로 진행되는 것을 막기 위하여 상기 오믹콘택트층의 형성단계전에 절연물질로 된 산화방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상기 박막트랜지스터의 제조방법.
- 제1항에 있어서, 상기 산화방지막은 SiNx로 된 것임을 특징으로 하는 상기 박막트랜지스터의 제조방법.
- 제1항에 있어서, 상기 산화방지막의 두께는 전기가 통하지 않게 절연이 될 수 있는 정도인 것을 특징으로 하는 상기 박막트랜지스터의 제조방법.
- 제3항에 있어서, 상기 산화방지막의 두께는 500Å~2,000Å의 범위를 가지는 것을 특징으로 하는 상기 박막트랜지스터의 제조방법.
- (a) 기판상에 게이트 전극을 형성하는 단계 ; (b) 상기 게이트 전극의 덮히도록 상기 결과물 전면에 게이트 절연막을 형성하는 단계 ; (c) 상기 실리콘층의 상기 게이트전극에 대응하는 영역상에 산화방지막을 형성하는 단계 ; (e) 상기 결과물 전면에 오믹콘택트층으로서 n+층을 형성하는 단계 ; (f) 상기 실리콘층과 상기 n+층을 패터닝하는 단계 ; (g) 상기 (f)단계의 결과물 전면에 금속층을 형성하는 단계 ; (h) 상기 금속층을 패터닝하여 상기 n+층이 상기 게이트전극에 대응하는 영역의 계면의 일부를 노출시키도록 소정간격이격된 소오스 및 드레인 전극을 형성하는 단계 ; 및 (i) 상기 (h)단계의 결과물을 양극산화하여 상기 n+층의 노출된 영역을 산화막화하는 단계를 포함하는 것을 특징으로 하는 상기 박막트랜지스터의 제조방법.
- 제5항에 있어서, 상기 소오스전극 및 상기 드레인전극을 형성하는 단계 다음에, 상기 소오스전극 및드레인전극과 접촉하지 않는 상기 오믹콘택트층을 노출시키도록 포토레지스트패턴으로 산화저지패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상기 박막트랜지스터의 제조방법.
Priority Applications (1)
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|---|---|---|---|
| KR1019930016311A KR970005952B1 (ko) | 1993-08-21 | 1993-08-21 | 박막트랜지스터의 제조방법 |
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Publications (2)
| Publication Number | Publication Date |
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| KR950007153A KR950007153A (ko) | 1995-03-21 |
| KR970005952B1 true KR970005952B1 (ko) | 1997-04-22 |
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ID=19361727
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
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| KR (1) | KR970005952B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100603843B1 (ko) * | 1999-08-26 | 2006-07-24 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터의 제조방법 |
-
1993
- 1993-08-21 KR KR1019930016311A patent/KR970005952B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100603843B1 (ko) * | 1999-08-26 | 2006-07-24 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터의 제조방법 |
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| Publication number | Publication date |
|---|---|
| KR950007153A (ko) | 1995-03-21 |
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