KR970005724B1 - 플라스틱 캡슐형 멀티칩 하이브리드 집적회로 - Google Patents

플라스틱 캡슐형 멀티칩 하이브리드 집적회로 Download PDF

Info

Publication number
KR970005724B1
KR970005724B1 KR1019890007245A KR890007245A KR970005724B1 KR 970005724 B1 KR970005724 B1 KR 970005724B1 KR 1019890007245 A KR1019890007245 A KR 1019890007245A KR 890007245 A KR890007245 A KR 890007245A KR 970005724 B1 KR970005724 B1 KR 970005724B1
Authority
KR
South Korea
Prior art keywords
integrated circuit
flag
leadframe
chip
bonding
Prior art date
Application number
KR1019890007245A
Other languages
English (en)
Other versions
KR900001004A (ko
Inventor
디. 홉슨 래리
Original Assignee
버어 브라운 코오퍼레이션
제임스 제이.버언스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 버어 브라운 코오퍼레이션, 제임스 제이.버언스 filed Critical 버어 브라운 코오퍼레이션
Publication of KR900001004A publication Critical patent/KR900001004A/ko
Application granted granted Critical
Publication of KR970005724B1 publication Critical patent/KR970005724B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49531—Additional leads the additional leads being a wiring board
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45014—Ribbon connectors, e.g. rectangular cross-section
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

내용 없음.

Description

플라스틱 캡슐형 멀티칩 하이브리드 집적회로
제1도는 플라스틱 인캡슐레이션(plastic encapsulation) 이전에 본 발명인 하이드리드 집적회로의 부분 평면도.
제2도는 제1도에 도시된 하이브리드 집적회로의 제조에 사용되는 리드 프레임의 평면도.
제3도는 다수의 절연성 필름 기판들이, 그 위에 형성된 금도금된 금속부를 분리시킨 상태로 연속 펀칭되는 가요성 절연 리본 테이프의 부분 평면도.
제4도는 플라스틱 인캡슐레이션 이후에 제1도 장치의 부분도.
제5도는 제1도의 하이브리드 집적회로의 부분 사지 분해도.
본 발명은 플라스틱 캡슐형 멀티칩 하이브리드 집적회로 구조에 관한 것으로서, 특히 고전력 칩과 저건력 칩을 적절히 결합시킨 것이다.
하이브리드 집적회로는, 단일 패키지 내에서 단일 모노리딕 반도체 칩상에 경제적으로 집적되기에는 매우 복잡한 전자장치를 제공하기 위하여 여러해 동안 광범위하게 제조되어 왔다. 하이브리드 집적회로에서, 다양한 모노리딕 집적회로칩, 콘덴서, 필름저항, 및 다른 부품들이, 저아착, 침전, 또는 세라믹 기판에 부착된다.
세라믹 기판은, (지;집적회로칩과 다른 부품들이 집착되어 있는) 프래그 영역을 포함하고 와이어 본딩 기술에 의해 다양한 부품의 본딩 패드가 전기적으로 접속되어 있는 금속 상호 접속 스트립(인터커넥트)도 포함하는 적당한 금속 상호접속 패턴을 가지고 있다.
다중 집적회로 칩은, 종래의 리드 프레임에 부착된 가요성 리보 ㄴ기파느이 부분으로서 형성된 얇은 절연층에 금속성 패턴으로 그들을 접착시켜 제공되고 있다.
다양한 집적회로 칩의 본딩 패드와 다른 부품들은 금속 스트립 또는 절연층상의 인터커넥트에 와이어 본딩되고 리드 프레임의 핑거(finger)에 와이어 본딩되어 왔다.
어셈블리는 플라스틱 트랜스퍼 모울딩 공정에 의해 플라스틱으로 인캡슐레이트 되어 왔다.
이러한 기술은, 니폰 덴끼 케이, 케이, 에 양도되고, 1985년 3월 4일에 일본특허 공고번호 제60-41249호로 발표되었다. 그 기술은, 집적회로 칩이 비교적 저 전략강을 소비해야만 하는 제한을 가정하여 발표되었다.
이것은, 양호한 전기 절연체인 가요성 리본형 재료가 비교적 나쁜 열전도체이기 때문에 필요하다.
구리에칭 기술이 금전기도금된 인터커넥트, 바이어스(Vias)의 광범위한 사용, 및 내부로의 바이어스 연결을 필요로 하기 때문에, 분리된 인터커넥트는 분리된 인터커넥트의 연결을 플래팅버스에 제공할 필요가 있다.
이러한 바이어스의 커넥션은 고가이고, 전기적 성능을 하락시킨다.
일본특허 공고번호 제60-41249호에 발표된 종래기술을 사용하여 플라스틱 패키지를 제공하기에는 매우 어려운 하이브리드 집적회로의 일예로서, 디지탈 논리회로 및 스위칭회로를 포함하는 저전력 CMOS 집적회로 칩과 아날로그 증폭기 및 비트 커렌트 스위치 회로를 포함하는 고전력 바이폴라 집적 회로 칩으로 구성되는 디지탈-아놀로그 변화기가 있다.
지금까지, 플라스틱 내에 인캡슐레이트된 하이브리드 집적회로인 디지탈-아날로그 변환기는, 리드 프레임에 부착된 다층 폴리머 필름 기판상에 CMOS칩과 바이폴라 칩을 다이본딩하여 구성될 수 있다.
따라서, 본 발명의 목적은, 고전력 반도체 칩을 포함하는 낮은 가격의 프라스틱 인캡슐레이트된 하이브리드 집적회로를 제공하는 것이다.
본 발명의 다른 목적은, 고전력 및 저전력 모노리딕 집적 회로칩을 포함하는 낮은 가격의 플라스틱 인캡슐레이트된 하이브리드 집적회로를 제공하는 것이다.
본 발명의 또다른 목적은, 상이한 백 전압(back voltage)을 가진 다중칩을 포함하는 낮은 가격의 플라스틱 인캡슐레이트된 하이브리드 집적회로를 제조하는 기술을 제공하는 것이다.
일 실시예에 따라 간단히 설명하면, 본 발명은 리드 프레임의 제1영역, 노출되어 있는 리드 프레임의 제2영역에 집착된 절연 필름을 포함하는 하이브리드 집적회로를 제공한다.
다수의 각 금속 스트립 또는 인터커넥트들은 절연필름에 형성된다.
제1칩은 리드프레임 프래그의 제2영역에 집적 접착된다. 본딩 와이어는 제1칩을 여러 금속 스트립에 전기적으로 연결되어 접착된다.
다른 본딩 와이어는 금속 스트립을 리드프레임의 여러 핑거에 연결되어 접착된다.
제1칩, 본딩와이어, 리드프레임 플래그, 리드프레임 핑거, 및 절연필름 모두는 프랜스퍼 모울딩으로 형성된 플라스틱 내에 인캡슐레이트된다.
본 발명의 상기 실시예에서, 분리된 플래그 영역은 절연필름에 형성된 금속 패턴내에 포함된다.
제2칩은 분리된 플래그 영역에 접착되고, 제2집적회로칩의 본딩 패드는 본딩 와이어에 의해 여러 금속 스트립에 연결되고, 금속 스티립은 다른 와이어 접착에 의해 리드프레임의 핑거 또는 제1칩의 여러 본딩 패드에 연결한다.
플래팅 버스는 절연 필름에 형성되고, 각 금속 스트립과 분리된 플래그에 연결된다.
초기에, 각각이 본딩 스트립과 분리된 플래그를 포함하는 금속층 패턴은 절연필름의 뒤로 부착된 구리 포일로 구성된다. 금은 플래팅 버스에 전기도금 전압을 공급하는 동안 구리에 전금도금된다.
리드프레임 플래그의 제1영역에 접착되는 필름편은 커다란 필름편으로 펀치되므로 플래팅 또는 인터커넥트와 제1플래그 영역은 펀치된 조각부에 있다.
제 1, 3, 4 및 5도를 참고하면, (트랜스의 모울드 공정으로 잘 알려진) 플라스틱 인캡슐레이션 직전에 하이브리드 집적회로(1)는, 다수의 코플레너 핑거(complanar finger)(2-1, 2-2, 2-3, 2-4, 2-5 및 2-7)를 구비한 부재번호(2)로 표시된 리드프레임을 포함한다.
각각의 핑거는 각각의 리드(2A)에 연결된다. 최종 구조에서, 임시 리드 투 리드 쇼팅 바아(10 : temporary lead-to-lead shorting bar)(댐바아)는, 각 리드프레임이 종래 방식에 따라 리드프레밍 리본구조(제2도)로 펀치되는데 도움이 된다.
두개의 코플레너 타이 바아(coplanar tie bar)(2-5 및 2-6)는, 제5도에서 확실하게 도시된 것처럼 열전도성 리드프레임 플래그(3)를 지지한다.
리드프레임 플래그(3)는 모드 리드프레임 핑거(2-1, 2-2 등등)의 안쪽 단부와 분리되어 있다.
리드프레임 핑거로부터 리드프레임 플래그(3)로의 집적 연결(2-8)은 제1 및 5도에 도시된 것처럼 백 전압(back voltage)을 공급하기 위해 구비될 수 있다.
제5도에서 도시된 바와 같이, L형 절연기판(5)으로 형성된 유리 에폭시 필름재인 5.5밀(mil)의 얇은 층이 미리 부착된 에폭시 형성품(15-3)을 수단으로 하여 리드프레밍 프래그(3)의 상부면에 직접 접착된다.
유리 에폭시 필름은, 사용자의 사양에 따라 상부면에 금도금된 구리 포일 스트립(gold plated copper foil strip)을 분리할 수 있는 FR4물질로서, 일본국 기푸 503오가끼 아오야나기쪼 300에 주소를 둔 이비덴 주식회사에 제조되고, 캘리포니아주 산타틀라라 #203월치 애비뉴 2727에 위치한 이비덴 유에스 에이 코오퍼레이션에서 입수할 수 있다.
또한 이비덴은 B단 에폭시 물질을 유리 에폭시 필름에 부착시킨 것을 공급할 것이므로, 미리 부착된 형성물은 유리 에폭시 필름을 펀치할 때 기판(5)에 준비된다.
절연기관(5)상의 금속 스트립의 도금패턴은 6-1, 6-2, 6-3 등처럼 다수의 틈을 가진 각각의 금속 인터커넥트를 포함한다. 비교적 큰 영역으로 도금된 도전성 분리 플래그(7)는 와이어본딩 스트립(7-1)에 연결되어 집적회로칩에 백전압을 공급한다.
집적회로칩(8)은 분리 플래그(7)의 상부면에 다이본드된다. 집적회로칩(8)은 칩(8)에서부터 유리 에폭시기판(5)을 통해 리드프레밍플래그(3)로 적당하게 전도될 수 있는 충분한 저전력 소모를 하는 것이 필요하다.
집적회로칩(8)상의 다양한 본딩패드는, 금본딩 와이어를 사용하여 유리 에폭시 기판(5)상의 여러가지 각 인터커넥트로 또는 리드프레임(2)의 핑거로 직접 와이어 본딩된다. 예로서, 본딩패드(9-1)는 금본딩 와이어(16-5)에 의해 도금 인터커넥트(6-1)에 연결되고, 다시 금와이어(16-1)에 의해 리드프레임 핑거(2-1)로 연결된다.
유사하게, 본딩패드(9-2)는 금본딩와이어에 의해 인터커넥트(6-2)에 접착된다.
인터커넥트(6-2)는 금본딩와이어(16-2)에 의해 리드프레임 핑거(2-2)에 연결된다.
리드프레임 플래그(3)이 은도금 상부면을 노출하는 일이상의 직사각형 컷아웃을 가지고 있다.
제1도에서, 유리 에폭시기판(5)의 모서리(15-1 및 15-23)로 경계를 이룬 직사각형 컷아웃은 리드프레임 플래그(3)의 직사각형 영역(3A)을 노출한다.
다른 집적회로칩(13)은 리드프레임 플래그(3)의 노출된 포면부(3A)에 직접 다이본드된다.
통상적으로 칩(13)은 집적회로칩(8)보다 많은 전력을 소비할 수 있으며, 그러므로 집적회칩(13)내에서 상승되는 온도가 초과하는 것을 방지하는 적당한 비율로 소비되는 열을 제거하기 위하여 리드프레임 플래그(3A)와 저온저항이 직접 접촉되는 것이 필요하다.
집적회로칩(13)의 여러가지 본딩패드(14-1, 14-3 등)는 금본딩와이어를 사용하여 여러개의 각 인터커넥트(12-1 및 11-1)에 와이어 본드된다.
또한, 칩(13)의 (14-2)와 같은 본딩 패드는 리드프레임 핑거(2-7)에 직접 와이어 본드된다.
본래의 스케일로 그려진 제1도에서, 칩(8)은 80밀×140밀의 자전력 CMOS 칩이고, 집적회로칩(13)은 86밀×140밀의 비교적 고전력 바이폴라 칩이다.
도전성 금고금 스트립(6-1, 6-2 등과 11-1)과 금도금 플래그(7)는 최소 1온스(1.4밀) 25미크론의 금도금된 구리이다. 리드프레임은 플래그(3)의 상부면은 은도금이다.
리드프레임은 두께가 10밀이다.
모든 와이어본드가 완료된 후, 제4도에 도시된 플라스틱 인캡슐레이션(22)은 종래의 트랜스퍼 모울딩 공정을 사용하여 제공된다.
금본딩와이어는, 트랜스퍼 모울딩 공정동안 용행된 플라스틱의 흐름으로 발생되는 힘에 확실하게 저항하도록 충분한 연성을 가지며 길이가 충분히 짧다.
제2도에 도시된 리드프레임의 페트릭스는 모두 종래굿르이므로 더 설명할 필요가 없다.
제3도에서, 리본(29)의 가요성 유리에폭시 테이프는 모서리를 따라 다수의 스프로킷 구멍(20-1)을 가지므로, 테이프(20)는 롤(roll)로 형성될 수 있으며 자동화된 공정에서 스풀(spool)에 의해 진행한다.
테이프(20)는 전체적으로 상기 동피복유리 에폭시 물질로 형성되고, 각각의 유리에폭시 절연기관(5)은 테이프에서 펀치된다.
제3도에는 도시되지 않았지만, 각 금도금 스트립의 패턴(6-1, 6-2), 금도금 플래그(7), 금도금 스트립(12-1 등)은 각각의 절연기판(5)에 반복된다.
제3도에서 각각의 절연기판(5)의 외부선은, 종래의 펀칭기계가 쇼팅바아(17-1)를 절단함으로서 필름(20)으로부터 절연기판을 분리하는 선을 따라 지시한다.
부재번호(20-2)는 3개의 수직 연장된 금도금 플래팅버스를 가리킨다.
(20-3)과 같은 다수의 수평선은 수직 플래팅 버스를 연결한다. 절연기판(5)의 상부면이 모든 인터커넥트들은 각가의 절연기관들이 필름테이프(20)에서 펀치되어 떨어질 때까지 제3도의 선(20-2)과 선(20-3)으로 구성된 플래팅버스로 쇼팅바아(17-1)에 의해 연결된다.
이러한 구조는, 모든 구리 포일패턴 상에 금전기도금이 유리에폭시 필름(20)의 구리포일 후면에 초기 에칭되도록 하기 위해 플래팅 버스가 적당한 전위와 쉽게 연결되게 한다.
본 발명의 상기 실시예에서 절연기판(5)이 L형이라고 하더라도, 제3도 상부의 필름부(20)에 도시된 것처럼 절연기판(5)내에서 컷 아웃될 수 있으며, 여기서 다수의 직사각형 컷아웃(15A 및 15B)은 절연기판(5A)의 각각에 제공되어 필름(20)을 펀치한다.
원한다면, 원형 컷아웃이 절연기판으로 펀치될 수 있어 리드프레임 플래그에 외어어 본딩할 수도 있다.
컷아웃(15A 및 15B)은, 집적회로칩 또는 다른 부품들이 리드프레임 플래그(3)의 노출된 표면에 직접 디이본드되기에 충분한 리드프레임 플래그(3)의 영역을 노출시킨다.
어떤 경우에, 다양한 직접회로칩의 기판이 상이한 전압으로 유지되어야 할 필요가 있을 때, 절연기판(5)상이 도전 플래그(7)에 저전력칩을 부착시키고 리드프레임 플래그(3)의 노출된 영역으로 다른 저전력칩을 직접 부착시켜, 절연기판(5)의 상부면에 전원 버스의 어려운 루팅(routing)을 피하는 것이 바람직하다.
다충 금속화는 유리 에폭시 기판에 제공될 수 있다. 물론, 다양한 기술을 사용하여 제도된 고·저전력 개별부품 및/또는 집적회로칩은, 절연필름상의 금속 플래그(7)/또는 리드프레임 플래그의 조출된 영역으로 다이본드 될 수 있다. 리드프레임은, 각각 상이한 리드프레임 핑거에 전기적으로 연결될 다수의 분리된 리드프레임 플래그로 나누어질 수 있어, 상이한 백전압이 공급되게 하여 각각 다이본드된 칩을 분리시킨다.

Claims (6)

  1. (a) 다수의 리드프레임 핑거와 핑거로 둘러 싸인 리드프레임 플래그 ; (b) 리드프레임 플래그의 표면에 접착된 절연필름, 리드프레임 플래그 표면의 영역을 노출시키는 필름내의 컷아웃, 금속성 제1플래그를 포함하는 절연필름상이 다수의 금속영역, 및 다수의 각 금속 본딩 스트립 ; (c) 제1플래그에 다이본드된 제1집적회로칩, 및 노출영역에 다이본드된 제2집적회로칩 ; (d) 제1 및 제2집적회로칩중 하나의 본딩패드와 본딩 스트립중 하나 사이에 각각 연결된 다수의 본딩 와이어 ; (e) 핑거, 리드프레임플래그, 제1 및 제2집적회로칩, 금속영역, 및 본딩와이어를 포함하는 부피를 채우는 플라스틱 인캡슐레이션으로 구성되는 것을 특징으로 하는 하이브리드 집적 회로.
  2. 제1항에 있어서, 제2집적회로칩이, 필름에 다이본드되었다하더라도, 필름을 통하여 열전도될 수 있는 것보다 더 큰 전력을 소비하는 것을 특징으로 하는 하이브리드 집적회로.
  3. 제2항에 있어서, 필름이 유리에폭시 물질로 구성되는 것을 특징으로 하는 하이브리드 구성회로.
  4. 제2항에 있어서, 금속영역이 금도금 구리 포일물질로 구성되는 것을 특징으로 하는 하이브리드 집적회로.
  5. 제2항에 있어서, 제1집적회로칩이 MOS집적회로이고, 제2집적회로는 바이폴라 집적회로인 것을 특징으로 하는 하이브리드 직접회로.
  6. (a) 다수의 리드프레임 핑거와 둘러 싸인 리드프레임 플래그 ; (b) 리드프레임 플래그 표면의 제1영역에 부착된 절연필름 ; 노출되어 있는 리드프레임 플래그 포면의 제2영역, 다수의 각 금속본딩 스트립을 포함하는 절연필름 상이 다수의 금속영역 ; (c) 제2영역에 다이본드된 칩 ; (d) 칩의 본딩패드와 본딩스트립중 하나 사이에 연결된 다수의 본딩와이어 ; (e) 핑거, 리드프레임 플래그, 칩, 금속영역, 및 본딩와이어를 포함하는 부피를 채우는 플라스틱 인캡슐레이션으로 구성되는 것을 특징으로 하는 하이브리드 직접회로.
KR1019890007245A 1988-06-02 1989-05-30 플라스틱 캡슐형 멀티칩 하이브리드 집적회로 KR970005724B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US20158988A 1988-06-02 1988-06-02
US201,589 1988-06-02

Publications (2)

Publication Number Publication Date
KR900001004A KR900001004A (ko) 1990-01-31
KR970005724B1 true KR970005724B1 (ko) 1997-04-19

Family

ID=22746444

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890007245A KR970005724B1 (ko) 1988-06-02 1989-05-30 플라스틱 캡슐형 멀티칩 하이브리드 집적회로

Country Status (5)

Country Link
JP (1) JPH0712071B2 (ko)
KR (1) KR970005724B1 (ko)
DE (1) DE3916980A1 (ko)
FR (1) FR2632454A1 (ko)
GB (1) GB2219435B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7625286B2 (en) 2004-05-06 2009-12-01 Sony Computer Entertainment Inc. Electronic device and a game controller

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2582013B2 (ja) * 1991-02-08 1997-02-19 株式会社東芝 樹脂封止型半導体装置及びその製造方法
JPH02201949A (ja) * 1989-01-30 1990-08-10 Toshiba Corp 半導体装置
EP0506122A3 (en) * 1991-03-29 1994-09-14 Matsushita Electric Ind Co Ltd Power module
US5491360A (en) * 1994-12-28 1996-02-13 National Semiconductor Corporation Electronic package for isolated circuits
DE102005014746A1 (de) * 2005-03-31 2006-10-05 Friwo Mobile Power Gmbh Aktive primärseitige Schaltungsanordnung für ein Schaltnetzteil
DE102006033175A1 (de) * 2006-07-18 2008-01-24 Robert Bosch Gmbh Elektronikanordnung
JP6420617B2 (ja) 2014-09-30 2018-11-07 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0015053A1 (en) * 1979-01-27 1980-09-03 LUCAS INDUSTRIES public limited company A method of manufacturing a semi-conductor power device assembly and an assembly thereby produced
JPS6041249A (ja) * 1983-08-17 1985-03-04 Nec Corp 混成集積回路装置
JPS60207358A (ja) * 1984-03-30 1985-10-18 Nec Kansai Ltd ハイブリツドｉｃ
JPS6292653U (ko) * 1985-11-29 1987-06-13

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7625286B2 (en) 2004-05-06 2009-12-01 Sony Computer Entertainment Inc. Electronic device and a game controller

Also Published As

Publication number Publication date
FR2632454A1 (fr) 1989-12-08
JPH0712071B2 (ja) 1995-02-08
GB2219435A (en) 1989-12-06
GB2219435B (en) 1991-07-03
KR900001004A (ko) 1990-01-31
GB8911054D0 (en) 1989-06-28
DE3916980A1 (de) 1989-12-14
JPH0232558A (ja) 1990-02-02

Similar Documents

Publication Publication Date Title
US5096852A (en) Method of making plastic encapsulated multichip hybrid integrated circuits
EP0247775B1 (en) Semiconductor package with high density i/o lead connection
US6534861B1 (en) Ball grid substrate for lead-on-chip semiconductor package
US5592025A (en) Pad array semiconductor device
EP0498446B1 (en) Multichip packaged semiconductor device and method for manufacturing the same
US5596231A (en) High power dissipation plastic encapsulated package for integrated circuit die
US6482674B1 (en) Semiconductor package having metal foil die mounting plate
US5541446A (en) Integrated circuit package with improved heat dissipation
JPH06224246A (ja) 半導体素子用高多端子化パッケージ
EP1171915B1 (en) Electrical conductor system of a semiconductor device and manufacturing method thereof
US5844779A (en) Semiconductor package, and semiconductor device using the same
KR970005724B1 (ko) 플라스틱 캡슐형 멀티칩 하이브리드 집적회로
JP3093960B2 (ja) 半導体回路素子搭載基板フレームの製造方法
JP3437477B2 (ja) 配線基板および半導体装置
KR0179802B1 (ko) 반도체 패키지
USRE36894E (en) Semiconductor package with high density I/O lead connection
JPH11126952A (ja) 混成集積回路装置およびその製造方法
JP3408246B2 (ja) 混成集積回路装置の製造方法
JPS58134450A (ja) 半導体装置およびその製造方法
JPH07183425A (ja) 半導体装置とその製造方法
JPH11354673A (ja) 半導体装置
JP2990120B2 (ja) 半導体装置
JP2784209B2 (ja) 半導体装置
JP3403221B2 (ja) 配線基板付リードフレーム
KR100235496B1 (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100930

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee