KR970003354A - Field emission display element sealing method - Google Patents

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KR970003354A
KR970003354A KR1019950015550A KR19950015550A KR970003354A KR 970003354 A KR970003354 A KR 970003354A KR 1019950015550 A KR1019950015550 A KR 1019950015550A KR 19950015550 A KR19950015550 A KR 19950015550A KR 970003354 A KR970003354 A KR 970003354A
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KR
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upper substrate
sealing
integrally
sealing wall
substrate
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Application number
KR1019950015550A
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Korean (ko)
Inventor
조영래
문제도
오재열
정효수
Original Assignee
이우복
사단법인 고등기술연구원 연구조합
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  • Manufacture Of Electron Tubes, Discharge Lamp Vessels, Lead-In Wires, And The Like (AREA)
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Abstract

본 발명은 전계 방출 표시 소자(FED:Field Emission Display, 이하 FED라 함)의 상부 기판과 스페이서(spacer)를 일체형으로 형성한 전계 방출 표시 소자의 구조 및 제조 방법에 관한 것으로, 스트라이프 형상의 다수 개의 캐소드전극(206)과 에미터(211)가 형성되며 상기 에미터 사이에 절연층(207)과 게이트전극(208)이 형성된 하부기판(205)과, 상기 캐소드전극(206)과 교차하는 스트라이프 형사의 다수개의 투명 전극(203)과 형광체(204)가 형성되어 단위 화소를 이루는 상부 기판(202), 및 상기 하부 기판(205)과 상부 기판(202)을 기 설정 간격으로 이격시키기 위한 스페이서(201)를 포함하는 전계 방출 표시장치에 있어서; 상기 상부 기판(202)의 외곽 4측면 중 기 설정된 측면에 상기 상부 기판(202)과 일체형으로 밀봉벽을 형성하는 제1단계, 상기 밀봉벽과 상기 하부 기판(205)을 정전 접합하는 제2단계, 밀봉벽이 형성되지 않은 곳에는 밀봉액을 도포하고 소성하여 실링을 수행하는 제3단계를 포함하여 이루어진다.The present invention relates to a structure and a manufacturing method of a field emission display device in which an upper substrate and a spacer of a field emission display device (FED) are integrally formed. A lower electrode 205 having a cathode electrode 206 and an emitter 211 formed therebetween and an insulating layer 207 and a gate electrode 208 formed between the emitters and a stripe intersecting with the cathode electrode 206. A plurality of transparent electrodes 203 and phosphors 204 are formed to form a unit pixel, and an spacer 201 for separating the lower substrate 205 and the upper substrate 202 at predetermined intervals. A field emission display comprising: A first step of forming a sealing wall integrally with the upper substrate 202 on a predetermined side of the outer four sides of the upper substrate 202, and a second step of electrostatic bonding the sealing wall and the lower substrate 205. , Where the sealing wall is not formed, a third step of applying the sealing liquid and baking to perform sealing.

Description

전계 방출 표시 소자 실링 방법Field emission display element sealing method

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제2도는 본 발명의 일 실시예에 따른 FED의 평면도, 제3도는 본 발명의 일실시예에 따른 FED의 단면도, 제4도는 본 발명의 일실시예에 따른 실링 공정을 설명하기 위한 도면, 제5도는 본 발명의 다른 실시예를 설명하기 위한 도면.2 is a plan view of an FED according to an embodiment of the present invention, FIG. 3 is a cross-sectional view of the FED according to an embodiment of the present invention, and FIG. 4 is a view for explaining a sealing process according to an embodiment of the present invention. 5 is a view for explaining another embodiment of the present invention.

Claims (12)

스트라이프 형상의 다수 개의 캐소드전극(206)과 에미터(211)가 형성되며 상기 에미터 사이에 절연층(207)과 게이트전극(208)이 형성된 하부기판(205)과, 상기 캐소드전극(206)과 교차하는 스트라이프 형상의 다수개의 투명 전극(203)과 형광체(204)가 형성되어 단위 화소를 이루는 상부 기판(202), 및 상기 하부 기판(205)과 상부 기판(202)을 기 설정 간격으로 이격시키기 위한 스페이서(201)를 포함하는 전계 방출 표시장치에 있어서, 상기 상부 기판(202)의 외곽 4측면 중 기 설정된 측면에 상기 상부 기판(202)과 일체형으로 밀봉벽을 형성하는 제1단계 상기 밀봉벽과 상기 하부 기판(205)을 정전 접합하는 제2단계, 밀봉벽이 형성되지 않은 곳에는 밀봉액을 도포하고 소성하여 실링을 수행하는 제3단계를 포함하여 이루어지는 전계 방출 표시 소자의 실링 방법.A plurality of stripe cathode electrodes 206 and emitters 211 are formed, the lower substrate 205 having an insulating layer 207 and a gate electrode 208 formed between the emitters, and the cathode electrodes 206. A plurality of transparent electrodes 203 and phosphors 204 having a stripe shape intersecting with each other are formed to form a unit pixel, and the upper substrate 202 and the lower substrate 205 and the upper substrate 202 are spaced apart at predetermined intervals. In the field emission display device including a spacer 201 for forming, the first step of forming the sealing wall integrally with the upper substrate 202 on a predetermined side of the outer four sides of the upper substrate 202 the sealing And a third step of electrostatically bonding a wall and the lower substrate (205), and a third step of applying a sealing liquid and firing the sealing liquid where no sealing wall is formed. 제1항에 있어서, 상기 다수개의 스페이서(201) 각각의 측벽과 상기 밀봉벽의 내측벽에 게터를 도포하는 단계를 더 포함하는 전계 방출 표시 소자의 실링 방법.The method of claim 1, further comprising applying a getter to sidewalls of each of the plurality of spacers and an inner sidewall of the sealing wall. 제2항에 있어서, 상기 게터(41)는 비 휘발성 게터로 이루어진 전계 방출 표시 소자의 실링 방법.The method of sealing a field emission display device according to claim 2, wherein the getter (41) is made of a nonvolatile getter. 제1항 또는 제2항에 있어서, 상기 제1단계는 상기 상부 기판(202)상에 감광막을 도포한 후 상기 밀봉벽의 길이와 폭이 기설정된 패턴 마스크를 이용하여 자외선으로 패턴을 형성하고 노광 및 현상한 후, 상기 상부 기판(202)을 식각하여 밀봉벽을 형성하는 전계 방출 표시 소자의 제조 방법.3. The method of claim 1, wherein the first step comprises applying a photoresist film on the upper substrate 202, and then forming a pattern with ultraviolet rays using a pattern mask having a predetermined length and width of the sealing wall. And after the development, etching the upper substrate to form a sealing wall. 제4항에 있어서, 상기 제1단계는 상기 상부 기판(202)의 외곽 4측면 중 서로 마주 보는 2측면이 상부 기판(202)과 일체형으로 형성되도록 식각하는 전계 방출 표시 소자의 실링 방법.5. The method of claim 4, wherein the first step is to etch such that two of the four outer sides of the upper substrate facing each other are integrally formed with the upper substrate. 제4항에 있어서, 상기 제1단계는 상기 상부 기판(202)의 외곽 4측면 중 3개의 측면이 상기 상부 기판(202)과 일체형으로 형성되도록 식각하는 전계 방출 표시 소자의 실링 방법.5. The method of claim 4, wherein the first step is etched so that three side surfaces of the outer four side surfaces of the upper substrate are formed integrally with the upper substrate. 제1항 또는 제2항에 있어서, 상기 제1단계는 상기 상부 기판(202)를 밀링 가공하여 상부 기판(202)과 밀봉벽을 일체형으로 형성하는 전계 방출 표시 소자의 실링 방법.The sealing method of claim 1, wherein the first step comprises milling the upper substrate (202) to integrally form the upper substrate (202) and a sealing wall. 제7항에 있어서, 상기 제1단계는 상기 상부 기판(202)의 외곽 4측면 중 서로 마주 보는 2측면이 상부 기판(202)과 일체형으로 형성되도록 밀링 가공하는 전계 방출 표시 소자의 실링 방법.The method of claim 7, wherein the first step is milling so that two of the four outer sides of the upper substrate facing each other are integrally formed with the upper substrate. 제7항에 있어서, 상기 제1단계는 상기 상부 기판(202)의 외곽 4측면 중 3개의 측면이 상기 상부 기판(202)과 일체형으로 형성되도록 밀링 가공하는 전계 방출 표시 소자의 실링 방법.8. The method of claim 7, wherein the first step is milling so that three of the four outer sides of the upper substrate (202) are integrally formed with the upper substrate (202). 제1항 또는 제2항에 있어서, 상기 제1단계는 상기 상부 기판(202)를 형성시 주물 공정에 의해 상기 밀봉벽과 상기 상부 기판(202)을 일체형으로 형성하는 전계 방출 표시 소자의 실링 방법.The method of claim 1, wherein the first step includes forming the sealing wall and the upper substrate 202 integrally by a casting process when the upper substrate 202 is formed. . 제10항에 있어서, 상기 제1단계는 상기 상부 기판(202)의 외곽 4측면 중 서로 마주 보는 2측면이 상부 기판(202)과 일체형으로 형성되도록 주물공정을 수행하는 전계 방출 표시 소자의 실링 방법.The sealing method of claim 10, wherein the first step includes performing a casting process such that two of the four outer sides of the upper substrate 202 facing each other are integrally formed with the upper substrate 202. . 제10항에 있어서, 상기 제1단계는 상기 상부 기판(202)의 외곽 4측면 중 3개의 측면이 상기 상부 기판(202)과 일체형으로 형성되도록 주물 공정을 수행하는 전계 방출 표시 소자의 실링 방법.The sealing method of claim 10, wherein the first step is performed such that three side surfaces of the outer four sides of the upper substrate are formed integrally with the upper substrate. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
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* Cited by examiner, † Cited by third party
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US6278233B1 (en) 1997-04-11 2001-08-21 Canon Kabushiki Kaisha Image forming apparatus with spacer
KR20040040499A (en) * 2002-11-07 2004-05-13 엘지.필립스디스플레이(주) plate/rib's Unification structure of FED and the Manufacturing process

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