KR970003232B1 - Semiconductor device incorporating internal power supply - Google Patents

Abstract

내용없음.None.

Description

내부전압 발생회로를 구비하는 반도체장치Semiconductor device with internal voltage generation circuit

제1도∼제6도는 본 발명의 기본개념을 도시한 도면.1 to 6 show the basic concept of the present invention.

제7도∼제52도는 본 발명의 구체적인 실시예를 도시한 도면.7 to 52 show specific embodiments of the present invention.

제53도∼제70도는 본 발명을 DRAM 및 SRAM에 적용한 실시예를 도시한 도면.53 to 70 show embodiments in which the present invention is applied to DRAMs and SRAMs.

본 발명은 저소비 전력이 내부공급전원을 갖는 내부전압 발생회로를 구비한 반도체 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having an internal voltage generation circuit having low power consumption and an internal supply power supply.

종래, 외부전원전압이 입력되어 내부전압을 발생하는 내부전압 발생회로를 구비하는 반도체 장치에 있어서, 내부전압 발생회로내의 차동증폭수단은 내부전압과 기준전압을 비교할 때에 항상 일정한 소비전력으로 동작하였다.Conventionally, in a semiconductor device having an internal voltage generation circuit in which an external power supply voltage is input to generate an internal voltage, the differential amplification means in the internal voltage generation circuit always operates at a constant power consumption when comparing the internal voltage and the reference voltage.

통상, 반도체 장치의 내부회로가 입력신호에 응답하는 동작 상태시에는 내부회로의 부하변동(동작전류변동)에 의한 내부전압의 변동이 발생하기 때문에, 이 내부회로로 내부전압을 공급하는 내부전압 발생회로의 출력임피던스를 작게 할 필요가 있다. 그러나, 반도체장치의 내부회로가 입력신호에 응답하지 않는 비동작 상태시에는 이 내부회로로 내부전압을 공급하는 내부전압 발생회로의 출력임피던스를 크게 해도 상관없다는 것이 발명자에 의해 명확하게 되었다.In general, when an internal circuit of a semiconductor device responds to an input signal, since an internal voltage fluctuates due to a load variation (operation current variation) of the internal circuit, an internal voltage is supplied to supply the internal voltage to the internal circuit. It is necessary to reduce the output impedance of the circuit. However, it has been clarified by the inventor that the output impedance of the internal voltage generating circuit supplying the internal voltage to the internal circuit may be increased in the non-operating state in which the internal circuit of the semiconductor device does not respond to the input signal.

내부전압 발생회로의 출력임피던스를 작게 하기 위해서는 내부전압 발생회로내의 차동증폭수단의 동작전류를 크게 하면 좋다. 차동증폭수단의 동작전류를 크게 하면 출력임피던스가 저하해서 내부회로의 부하변동(동작전류변동)에 관계없이 내부전압의 변동이 경감된다.In order to reduce the output impedance of the internal voltage generation circuit, the operating current of the differential amplification means in the internal voltage generation circuit may be increased. Increasing the operating current of the differential amplification means lowers the output impedance and reduces variations in the internal voltage irrespective of load variations (operating current variations) of the internal circuits.

한편, 반도체장치의 저소비 전력화를 위해서는 내부회로가 입력신호에 응답하지 않는 비동작 상태에서의 내부전압 발생회로의 소비전력을 저감할 필요가 있다. 따라서, 내부회로가 비동작상태일 때에는 내부전압 발생회로내의 차동증폭수단의 동작전류를 작게 하면 좋다.On the other hand, in order to reduce the power consumption of the semiconductor device, it is necessary to reduce the power consumption of the internal voltage generation circuit in the non-operating state in which the internal circuit does not respond to the input signal. Therefore, when the internal circuit is in an inoperative state, the operating current of the differential amplifying means in the internal voltage generating circuit may be reduced.

본 발명의 목적은 제조 조건이나 사용조건 등의 변동이 있어도 안정하고 고신뢰도임과 동시에, 양산기에 양품의 수율을 높게 유지할 수 있는 내부전압 발생회로를 구비하는 반도체장치를 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device having an internal voltage generating circuit which is stable and highly reliable even in the case of fluctuations in manufacturing conditions or use conditions, and which can maintain high yield of good products in mass production equipment.

그래서, 본 발명은 본 발명의 대표적인 실시예인 제48도 및 제49도를 참조해서 설명하면, 기준전압(51)을 발생하는 기준전압 발생회로, 외부전원전압을 받아서 상기 외부전원전압과는 다른 내부전압(51')을 상기 기준전압을 기준으로 해서 발생하는 내부전압 발생회로 및 상기 내부전압이 공급되는 내부회로를 구비하는 반도체장치에 있어서, 상기 내부전압 발생회로는 제1입력단자와 제2입력단자의 각각에 입력되는 전압의 차에 따른 전압을 출력하는 차동증폭수단(Q₁₅₄, Q₁₅₃, T_M151, R₁₅₁, T_M154및 Q₁₅₄, Q₁₅₃, T_M152, R₁₅₂, T_M157)과 상기 차동증폭수단의 출력을 받아서 상기 내부전압을 출력하는 내부전압 출력수단(M_M141)을 갖고, 상기 차동증폭수단의 상기 제1입력단자에는 상기 기준전압이 공급되고, 상기 제2입력단자로는 상기 내부전압이 귀환되고, 상기 차동증폭수단은 그의 동작전류가 큰 제1모드(T_M151, T_M154가 온상태)와 상기 제1모드보다 작은 동작전류의 제2모드(T_M152, T_M157이 온상태)를 갖고, 제어신호(P)에 의해 상기 제1모드와 상기 제2모드중 어느 하나로 설정되는 것을 특징으로 하였다.Thus, the present invention will be described with reference to FIGS. 48 and 49, which are representative embodiments of the present invention, a reference voltage generation circuit for generating a reference voltage 51, an internal power supply voltage receiving an external power supply voltage and different from the external power supply voltage. A semiconductor device comprising an internal voltage generation circuit for generating a voltage 51 'based on the reference voltage and an internal circuit supplied with the internal voltage, wherein the internal voltage generation circuit includes a first input terminal and a second input. Differential amplification means (Q ₁₅₄ , Q ₁₅₃ , T _M151 , R ₁₅₁ , T _M154 and Q ₁₅₄ , Q ₁₅₃ , T _M152 , R ₁₅₂ , T _M157 ) for outputting a voltage according to the difference in voltage input to each terminal An internal voltage output means (M _M141 ) for receiving the output of the differential amplifying means and outputting the internal voltage, wherein the reference voltage is supplied to the first input terminal of the differential amplifying means, and the second input terminal is The internal voltage is fed back, Group differential amplifier means has a his operating current larger first mode (T _M151, T _M154 is turned on) and the second mode (the T _M152, T _M157 on) a small operating current than the first mode, the control The signal P is set to one of the first mode and the second mode.

이와 같이 내부전압 발생회로의 출력전류가 적을 때에는 차동증폭수단이 소비하는 전류를 작게 하고, 출력전류가 많을 때와 적을 때의 두가지 모드를 갖는 것에 의해서 저소비 전력화를 도모할 수가 있다.As described above, when the output current of the internal voltage generation circuit is small, the current consumed by the differential amplification means is reduced, and the power consumption can be reduced by having two modes when the output current is large and small.

또, 상기 내부전압 출력수단으로 p채널 MOS트랜지스터를 사용하고, 이 p채널 MOS트랜지스터의 드레인에서 상기 내부전압을 출력하고 상기 차동증폭수단으로 귀환시키면, n채널 MOS트랜지스터를 사용한 경우의 임계전압분의 전압강하를 방지하는 한편, p채널 MOS트랜지스터로 이루어지는 상기 제1출력회로의 출력임피던스를 작게 할 수가 있다.When the p-channel MOS transistor is used as the internal voltage output means and the internal voltage is output from the drain of the p-channel MOS transistor and fed back to the differential amplification means, the threshold voltage for the case of using the n-channel MOS transistor is used. The voltage drop can be prevented and the output impedance of the first output circuit made of the p-channel MOS transistor can be reduced.

또, 제44도에 도시한 바와 같이 상기 외부전원전압이 제2전압(V_CE) 이상일 때에 상기 제1전압보다 큰 전압을 출력하기 위해서 제45도에 도시한 바와 같이 상기 내부전압 발생회로로서 상기 외부전원전압이 소정의 전압(V_CE) 이상일 때에 상기 외부전원전압에 따른 전압을 출력하는 제2출력회로(Q₁₁₂)를 사용하면, 외부전원전압이 커지는 것만으로 에이징테스트를 실행할 수 있어 에이징테스트 전환신호의 입력단자를 칩에 마련하지 않고도 외부전원단자가 1개만으로 에이징테스트를 실행할 수가 있다.In addition, as shown in FIG. 44, in order to output a voltage larger than the first voltage when the external power supply voltage is equal to or greater than the second voltage V _CE , as shown in FIG. When external power supply voltage using a second output circuitry (Q ₁₁₂₎ and outputting a voltage in accordance with said external power voltage when more than a predetermined voltage (V _CE), it can execute an aging test by only external power supply voltage is greater aging test The aging test can be performed with only one external power supply terminal without providing the input terminal of the switching signal on the chip.

또, 상기 내부회로에 트랜지스터와 캐패시터로 이루어지는 메모리셀을 갖고 있는 경우에는 이 캐패시터에 축적되는 전하를 상기 캐패시터의 용량과 상기 내부전압의 곱으로 되도록 하면, 내부전압이 안정하게 되어있기 때문에 메모리셀의 캐패시터에 축적되는 전하를 안정하게 유지할 수 있어 신뢰성을 향상시킬 수가 있다.In the case where the internal circuit includes a memory cell composed of a transistor and a capacitor, the internal voltage is stabilized when the charge accumulated in the capacitor is multiplied by the capacitance of the capacitor and the internal voltage. The charges accumulated in the capacitor can be kept stable, thereby improving the reliability.

또, 상기 트랜지스터의 게이트에 접속된 워드선에 인가되는 전압을 상기 내부전압을 기준으로 한 것으로 하면, 메모리셀의 리드 및 라이트를 안정하게 실행할 수 있어 신뢰성을 향상시킬 수가 있다.When the voltage applied to the word line connected to the gate of the transistor is based on the internal voltage, the read and write of the memory cell can be performed stably and the reliability can be improved.

본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로부터 명확하게 될 것이다.The above and other objects and novel features of the present invention will become apparent from the description and the accompanying drawings.

제1도는 본 발명의 기본개념을 도시한 1실시예이다. 동일도면에 있어서 (1)은 반도체칩, (2)는 반도체장치의 본래의 내부회로, (3)은 본 발명의 제어회로로서 제조 조건이나 사용조건의 변동에 따른 제어신호 또는 제어된 내부전압을 발생하여 제어선(5)을 거쳐 회로(2)의 동작을 제어한다.1 is an embodiment showing the basic concept of the present invention. In the same drawing, reference numeral 1 denotes a semiconductor chip, reference numeral 2 denotes an original internal circuit of a semiconductor device, and reference numeral 3 denotes a control circuit of the present invention, and a control signal or a controlled internal voltage according to a change in manufacturing conditions or usage conditions. Is generated to control the operation of the circuit 2 via the control line 5.

제어선(5)은 1개의 신호로서 도시했지만, 회로(2)의 회로에 따라서 여러개 마련되는 경우도 있다.Although the control line 5 is shown as one signal, several may be provided according to the circuit of the circuit 2. As shown in FIG.

본 실시예에 의하면, 회로(2)의 특성은 제조 조건이나 사용조건에 따라서 특성이 어느 일정한 관계로 유지되므로, 고안정 및 고신뢰성의 반도체 장치를 실현할 수가 있다.According to the present embodiment, the characteristics of the circuit 2 are maintained in a certain relation according to the manufacturing conditions or the use conditions, so that high-definition and high reliability semiconductor devices can be realized.

제2도는 본 발명의 다른 실시예로서, 회로(2)의 동작특성 예를 들면 동작속도, 동작전류 등을 검지선(6)을 거쳐서 검출하는 이것에 따라서 제어신호를 발생하는 점에서 다르다.FIG. 2 is another embodiment of the present invention, and differs in that a control signal is generated in accordance with the detection of an operating characteristic of the circuit 2, for example, an operating speed, an operating current, and the like through the detection line 6.

본 실시예에 의하면, 회로(2)의 동작특성을 직접 검지해서 제어신호를 발생하므로, 제1도에 비해서 보다 고정밀도의 제어가 가능하게 되고 보다 고안정, 고신뢰의 반도체 장치를 실현할 수가 있다. 여기에서, 검지선(6)은 필요에 따라서 여러개의 선을 마련해도 좋은 것은 물론이다.According to this embodiment, since the operating signal of the circuit 2 is directly detected and a control signal is generated, more precise control is possible than in FIG. 1, and a highly reliable and highly reliable semiconductor device can be realized. Here, of course, the detection line 6 may provide several lines as needed.

제3도는 본 발명에 다른 실시예로서, 회로(2)의 동작특성을 검지하기 위해서 회로(2)와 유사한 특성을 갖는 검출회로(4)를 마련한 점이 제2도의 실시예와 다르다.3 is another embodiment of the present invention, in which a detection circuit 4 having similar characteristics to that of the circuit 2 is provided in order to detect an operating characteristic of the circuit 2, which is different from the embodiment of FIG.

본 실시예에 의하면, 회로(2)내에 동작특성을 검지하기 위한 적당한 회로부가 없는 경우에도 회로(2)의 특성은 회로(4)를 거쳐서 간접적으로 검지할 수 있고, 이것에 의해서 회로(2)의 특성이 어느 일정한 관계를 유지하도록 제어할 수가 있다.According to the present embodiment, even when there is no suitable circuit section for detecting operating characteristics in the circuit 2, the characteristics of the circuit 2 can be detected indirectly via the circuit 4, whereby the circuit 2 Can be controlled to maintain a certain relationship.

또, 여기에서 회로(4)도 신호(5)에 의해서 제어되고 있지만 이것은 회로(4)의 특성을 회로(2)와 마찬가지로 변화시키기 위한 것이며, 목적에 따라서 신호(5)와는 관계없이 동작시키는 것도 고려된다.In addition, although the circuit 4 is also controlled by the signal 5 here, this is for changing the characteristic of the circuit 4 similarly to the circuit 2, and depending on the objective, it is also possible to operate independently of the signal 5, Is considered.

제4도는 제1도의 실시예를 응용한 실시예이다.4 is an embodiment applying the embodiment of FIG.

본 실시예에서는 제어회로(3)에 의해 전원선(5I)을 통해서 내부회로(2)의 전원전압을 공급한다.In this embodiment, the control circuit 3 supplies the power supply voltage of the internal circuit 2 via the power supply line 5I.

본 실시예는 예를 들면 내부회로(2)를 미세한 소자로 구성하는 경우 등에 적합하다. 즉, (5I)의 전위를 내부회로(2)를 구성하는 소자의 내압보다 낮은 값으로 설정하면, 제어회로(3)에 의해 미세소자로 이루어진 고집적의 반도체 장치를 안정하고 또한 높은 신뢰성을 유지시킨 상태로 동작시킬 수가 있다. 또, 본 실시예에 의하면, 외부전압을 낮게할 필요가 없으므로, 사용자에게 부담을 주는 일은 없다. 예를 들면, DRAM 등에서는 256K비트, 1M비트, 4M비트로 집적도를 증가시키기 때문에 소자를 미세화할 필요가 있지만, 이 경우 내압의 저하에 대처해서 외부전압을 저감하는 것은 종래품과의 호환성의 점에서 바람직하지 않으므로 본 실시예는 유효하다. 또한, 제4도에서는 제어선을 여러개 도시했지만, 경우에 따라서는 내부회로(2)의 전압만을 제어회로에 의해 제어하는 것에 의해서 내부회로 특성의 안정화를 도모해도 좋다. 내부전압은 외부전원 Vcc에 대한 내부전압의 변동을 보상한 다음에 온도 등의 외부조건, 제조 조건의 변동에 의한 내부회로의 특성 변화를 보상하도록 변화시킬 수도 있다. 또, 제4도의 실시예에 있어서는 외부전압 Vcc가 직접 인가되는 제어회로는 내압이 Vcc 이상인 소자를 사용해서 구성하는 것은 물론이다. 그러나, 경우에 따라서 집적도를 향상시키기 위해 또는 제어회로와 내부회로의 특성을 일치시키기 위해서, 제어회로의 일부를 내압이 낮은 미세소자로 구성할 필요가 있는 경우도 있을 수 있다. 이 경우에는 제5도에 도시한 바와 같이 제어회로(3)의 내부에 전압변환회로(3A)를 마련하여 그 출력선(5I)을 통해서 Vcc보다 낮은 전압을 공급하고, 내부회로(2) 및 제어회로(3)중 내압이 낮은 부분(3B)을 제어하면 좋다.This embodiment is suitable for the case where the internal circuit 2 is composed of fine elements, for example. That is, when the potential of 5I is set to a value lower than the breakdown voltage of the elements constituting the internal circuit 2, the control circuit 3 makes the highly integrated semiconductor device made of the fine elements stable and high in reliability. Can be operated in a state. In addition, according to the present embodiment, since the external voltage does not need to be lowered, there is no burden on the user. For example, in DRAM or the like, it is necessary to miniaturize the device because the integration density is increased to 256K bits, 1M bits, and 4M bits. This embodiment is valid because it is not preferable. In addition, although several control lines are shown in FIG. 4, in some cases, the internal circuit characteristics may be stabilized by controlling only the voltage of the internal circuit 2 by the control circuit. The internal voltage may be changed to compensate for variations in the internal voltage with respect to the external power supply Vcc, and then compensate for changes in characteristics of the internal circuit due to variations in external conditions such as temperature and manufacturing conditions. Incidentally, in the embodiment of Fig. 4, the control circuit to which the external voltage Vcc is directly applied is, of course, configured using an element having a breakdown voltage of Vcc or more. However, in some cases, in order to improve the degree of integration or to match the characteristics of the control circuit and the internal circuit, it may be necessary to configure a part of the control circuit as a micro element having a low breakdown voltage. In this case, as shown in FIG. 5, a voltage conversion circuit 3A is provided inside the control circuit 3, and a voltage lower than Vcc is supplied through the output line 5I, and the internal circuit 2 and It is sufficient to control the portion 3B of the low breakdown voltage in the control circuit 3.

이와 같이, 제5도의 실시예에 의하면 제어회로도 포함해서 미세화된 소자로 구성할 수 있으므로, 더욱더 집적도가 향상된다. 또, 제어회로(3B)와 내부회로(2)를 동일한 특성을 갖는 소자로 구성할 수 있으므로, 내부회로(2)의 특성 변동을 제어회로(3B)내의 회로의 특성 변동에 따라서 정밀하게 제어할 수 있다는 등의 이점이 있다. 또한, 제4도 및 제5도의 실시예에서는 필요에 따라서 내부회로내의 일부 내압이 높은 소자를 외부전압 Vcc에서 동작시켜도 좋다. 그런데, 제2도 및 제3도에 있어서 내압이 낮은 미세소자를 사용하는 경우에도 제4도 및 제5도와 마찬가지로 해서 구성할 수 있는 것은 물론이다. 또, 제1도∼제5도의 실시예에서는 제어회로를 칩내에 1개씩 마련한 예를 설명하였지만, 필요에 따라서 내부회로(2)를 몇개로 분할해서 각각의 제어회로를 마련해도 좋다. 또한, 그 경우에 제1도∼제5도의 각 구성을 필요에 따라 조합해도 좋은 것은 물론이다. 상기한 바와 같이, 내부회로(2)를 몇개로 분할해서 그 특성을 제어하는 경우에는 각각의 회로기능에 의해서 최적한 특성으로 제어하는 것이 가능하게 된다.As described above, according to the embodiment of FIG. 5, since the element can be configured to be miniaturized including the control circuit, the degree of integration is further improved. In addition, since the control circuit 3B and the internal circuit 2 can be constituted by elements having the same characteristics, it is possible to precisely control the characteristic variation of the internal circuit 2 in accordance with the characteristic variation of the circuit in the control circuit 3B. There is such an advantage. In addition, in the embodiments of FIGS. 4 and 5, a part of high internal voltage of the internal circuit may be operated at the external voltage Vcc as necessary. Incidentally, in the case of using the microelements with low breakdown voltage in FIG. 2 and FIG. 3, of course, it can be configured in the same manner as in FIG. 4 and FIG. Although the example in which the control circuits are provided one by one in the chip has been described in the embodiments of FIGS. 1 to 5, the internal circuits 2 may be divided into several as necessary and respective control circuits may be provided. In addition, of course, you may combine each structure of FIG. 1 thru | or FIG. 5 as needed in that case. As described above, when the internal circuit 2 is divided into several and its characteristics are controlled, it is possible to control the optimum characteristics by the respective circuit functions.

제6도는 회로의 동작속도를 다른 일정한 값으로 제어하는 경우를 도시한 것이다. 제6도에 있어서 점선 C₁₁은 제어회로가 없는 종래의 회로의 동작속도를 도시한 것으로, 제조 조건 및 사용조건의 변화에 따라서 동작속도는 크게 변화하고 있다. 이것에 대해서, 제어회로를 여러개 마련한 경우, 고속동작을 필요로 하는 회로는 B₁₁과 같이 저속으로 일정하게 유지하는 것이 가능하다. 예를 들면, 출력회로 등에서는 출력의 충방전을 고속으로 실행하면, 전원에 잡음이 생겨서 내부회로의 동작 또는 부근에 배치된 반도체 장치에 악영향을 끼친다. 이와 같은 경우에는 출력회로만을 저속으로 제어하면, 전체의 속도를 저하시키는 일없이 동작속도를 일정하게 할 수가 있다.6 shows a case where the operation speed of the circuit is controlled to another constant value. In FIG. 6, the dotted line C ₁₁ shows the operation speed of the conventional circuit without the control circuit, and the operation speed is greatly changed in accordance with the change in the manufacturing conditions and the use conditions. If On the other hand, provided with multiple control circuits, circuits which require high-speed operation it is possible to maintain a constant low speed, such as B _11. For example, in an output circuit or the like, when the output is charged and discharged at high speed, noise is generated in the power supply, which adversely affects the operation of the internal circuit or the semiconductor device disposed in the vicinity. In such a case, if only the output circuit is controlled at a low speed, the operation speed can be made constant without lowering the overall speed.

또한, 여기에서는 제조 조건 및 사용조건의 변동에 의해서 회로동작이 일정하게 되도록제어하는 예를 설명했지만, 필요에 따라서 원하는 요인에 대해 원하는 의존성을 갖게 해도 좋다. 예를 들면, 온도의 상승에 따라서 회로의 동작속도가 고속으로 되는 제어도 가능하다. 이 경우에는 반도체 장치내의 배선 또는 반도체 장치 사이의 배선의 저항의 지연이 온도에 의해서 증대한다는 것을 상쇄하도록 제어하는 것에 의해서, 반도체 장치 또는 그것을 포함해서 구성되는 시스템전체의 속도를 일정하게 유지할 수가 있다.In addition, although the example of controlling so that a circuit operation | movement becomes constant by the variation of a manufacturing condition and a use condition was demonstrated here, you may have desired dependence on a desired factor as needed. For example, it is also possible to control the operation speed of the circuit to become high as the temperature rises. In this case, the speed of the semiconductor device or the whole system including the same can be kept constant by controlling to cancel out that the delay of the resistance of the wiring in the semiconductor device or the wiring between the semiconductor devices increases with temperature.

제1도∼제6도의 실시예에 의하면 제조 조건에 의해서 회로의 특성이 변동하는 일이 없으므로, 양산시에 있어서의 양품의 생산성이 향상된다. 또, 사용조건에 따라서 특성이 변동하 않으므로, 본 실시예의 반도체 장치를 사용해서 구성한 컴퓨터 등의 시스템의 신뢰성도 향상된다. 또, 경우에 따라서는 회로(3)내의 2개의 회로에 있어서 양자의 동작의 동기를 취해야 하는 경우가 있지만, 이와 같은 경우에는 본 실시예를 사용하면 회로특성의 변동이 없기 때문에 타이밍마진을 극소로 설정할 수가 있다. 따라서, 그 양만큼 반도체 장치의 속도를 고속화 할 수 있다는 이점도 있다. 예를 들면, DRAM에서는 메모리셀 어레이와 주변회로의 동작의 동기를 취할 필요가 있지만, 이와 같은 경우에도 본 발명의 적용에 의해 타이밍마진을 극소로 할 수 있으므로 고속화가 가능하게 된다. 이와 같은 것은 2개 이상의 반도체장치 사이에 있어서 동작의 동기를 취해야 하는 경우에도 마찬가지로, 본 발명을 응용한 반도체 장치를 사용하는 것에 의해서 여러개의 반도체 장치로 구성된 컴퓨터 등의 시스템의 동작속도로 고속화할 수가 있다.According to the embodiment of FIGS. 1-6, since the characteristic of a circuit does not change with manufacture conditions, productivity of the goods at the time of mass production improves. In addition, since the characteristics do not vary depending on the use conditions, the reliability of a system such as a computer constructed by using the semiconductor device of the present embodiment is also improved. In some cases, the two circuits in the circuit 3 may need to be synchronized with each other. However, in this case, the timing margin is minimized because the circuit characteristics do not change when the present embodiment is used. Can be set. Therefore, there is also an advantage that the speed of the semiconductor device can be increased by that amount. For example, in the DRAM, it is necessary to synchronize the operation of the memory cell array and the peripheral circuit, but even in such a case, the timing margin can be minimized by the application of the present invention, so that the speed can be increased. Similarly, even when it is necessary to synchronize the operation between two or more semiconductor devices, by using the semiconductor device to which the present invention is applied, it is possible to speed up the operation speed of a system such as a computer composed of several semiconductor devices. have.

또한, 제4도 및 제5도에 있어서는 정전원을 Vcc로 한 소위 TTL인터페이스를 가정했지만, ECL에서도 마찬가지이다. 다음에, TTL인터페이스를 중심으로 설명하겠지만, 본 발명은 이에 한정되지 않고 ECL인터페이스에도 응용할 수가 있다.In addition, in FIG. 4 and FIG. 5, what was called the TTL interface which assumed the electrostatic source as Vcc was assumed, but also in ECL. Next, a description will be given of the TTL interface, but the present invention is not limited thereto, and the present invention can be applied to an ECL interface.

다음에, 구체적인 회로의 실시예를 기술한다. 먼저, 집적회로의 기본회로인 구동회로에 대해서 그 특성을 제어하는 방법에 대해서 기술한다.Next, an embodiment of a specific circuit will be described. First, a description will be given of a method for controlling the characteristics of a driving circuit which is a basic circuit of an integrated circuit.

제7도는 회로(2)내의 구동회로의 특성을 제어하기 위한 구체적인 실시예의 하나이다. 동일 도면에서는 회로의 전원전압을 변경하는 것에 의해서 특성을 제어하는 예를 설명하고 있다. 여기에서는 (2)를 구성하는 요소회로(2')로서 p채널 MOS트랜지스터 T_P1과 n채널 MOS트랜지스터 T_N1로 이루어지는 CMOS인버터를 사용하고 있지만, 이 회로는 NAND, NOR회로 등 다른 논리회로, 더 나아가서는 바이폴라 트랜지스터로 구성한 회로 또는 바이폴라와 MOS트랜지스터의 조합으로 구성한 회로 및 이들 각 회로를임의로 여러개 조합한 회로 등의 어느 것이라도 좋다.7 is one of the specific embodiments for controlling the characteristics of the driving circuit in the circuit 2. In the same figure, an example in which the characteristics are controlled by changing the power supply voltage of the circuit is described. Here, a CMOS inverter consisting of a p-channel MOS transistor T _P1 and an n-channel MOS transistor T _N1 is used as the element circuit 2 'constituting (2). However, this circuit includes other logic circuits such as NAND and NOR circuits, and more. Furthermore, the circuit which consists of a bipolar transistor, the circuit comprised by the combination of a bipolar, and a MOS transistor, and the circuit which arbitrarily combined each of these circuits may be sufficient.

본 실시예에 의하면, 신호(5)의 전압 V_CONT를 변경하는 것에 의해 회로(2') 즉 (2)전체의 특성을 제어할 수 있어 고안정, 고신뢰의 반도체장치를 실현할 수가 있다. V_CONT의 값은 제어의 대상으로 되는 회로(2')의 회로 형식과 목적에 따라서 결정된다. 예를 들면, 제7a도에 도시한 바와 같다. CMOS인버터의 동작속도를 일정하게 하여 신뢰도를 높이기 위해서는 각종 변동요인에 대해서 제7b도와 같이 V_CONT를 변경하면 좋다. 즉, CMOS인버터의 지연시간 td는 주된 변동요인인 MOS트랜지스터의 게이트길이 Lg, 임계전압 V_T, 게이트산화막 두께 t_OX, 채널콘덕턴스 β₀, 온도 T(절대온도), 부하용량 C_L에 대해서 대략According to this embodiment, the characteristics of the circuit 2 ', i.e., the entirety of the circuit 2 can be controlled by changing the voltage V _CONT of the signal 5, so that a highly reliable and highly reliable semiconductor device can be realized. The value of V _CONT is determined in accordance with the circuit type and purpose of the circuit 2 'to be controlled. For example, as shown in FIG. 7A. In order to increase the reliability by keeping the operation speed of the CMOS inverter constant, V _CONT may be changed as shown in FIG. 7B for various variation factors. That is, the delay time td of the CMOS inverter is determined by the gate length Lg, the threshold voltage V _T , the gate oxide thickness t _OX , the channel conductance β ₀ , the temperature T (absolute temperature), and the load capacitance C _L of the MOS transistor, which are the main variables. about

(1)

(One)

의 관계에 있다. 실제의 회로에 있어서는 여러가지 사정에 의해서 이 관계식에서 다소 벗어나는 일도 있지만, CMOS회로 전반에 있어서 식 (1)로 표시한 경향은 거의 유지된다. 따라서, 이 식에 의해 td를 일정하게 유지하도록 V_CONT를 변화시키면 좋다. 즉, 정상적인 경향으로서는 제7b도와 같이 각 변동 요인(단, β₀은 그의 역수)이 크게 또는 높게 됨과 동시에 V_CONT의 값이 높게 되도록 하면 td를 대략 일정하게 유지할 수 있다. 이것에 의해, 제조 조건이나 사용 조건이 변화하여도 동작 속도를 일정하게 유지할 수가 있다. 또, 본 실시예에 있어서는 온도 변화에도 응답하므로, 반도체 장치자체의 대기시와 통상 동작시 등의 동작 상태에 의해 칩의 발열량이 다르기 때문에 생기는 온도변동 또는 주위온도의 변동에 대해서도 성능을 일정하게 유지할 수가 있다.Is in a relationship. In actual circuits, some of these circumstances may deviate somewhat from this relational expression, but the trend indicated by Equation (1) is almost maintained throughout the CMOS circuit. Therefore, V _CONT may be changed to keep td constant by this equation. That is, as a normal tendency, as shown in Fig. 7B, each variation factor (where β ₀ is the inverse thereof) becomes large or high, and at the same time, the value of V _CONT is made high, so that td can be kept substantially constant. As a result, the operating speed can be kept constant even if the manufacturing conditions or the use conditions change. In addition, in the present embodiment, the temperature response is also changed, so that the performance is kept constant against temperature fluctuations or ambient temperature fluctuations caused by the amount of heat generated by the chip depending on the operation state of the semiconductor device itself during standby and normal operation. There is a number.

또한, 식 (1)에 있어서는 P/N 양채널의 MOS트랜지스터에서 공통으로 Lg, V_T, t_OX,β₀를 정의하였지만, 실제로는 각각 다른 값으로 되는 경우가 많다. 그러나, 양채널에서는 전압과 전류의 극성이 다를 뿐이고, 식 (1)의 관계는 그대로 성립하므로 여기에서는 특히 필요한 경우를 제외하고 구별하기 않고 취급하기로 한다.In Equation (1), Lg, V _T , t _OX , and β ₀ are commonly defined in the MOS transistors of both P / N channels, but in practice, they are often different values. However, since the polarities of the voltage and the current are only different in both channels, and the relationship of Equation (1) is maintained as it is, it will be handled without distinguishing here except where necessary.

또, 경우에 따라서는 회로의 속도를 일정하게 하지 않고 원하는 파라미터에 대해서 원하는 의존성을 갖게 하여도 좋은 것은 상기한 바와 같다. 예를 들면, 상기한 바와 같이 온도 상승에 따라 회로의 속도를 고속으로 하고자 하는 경우에는 식 (1)에서 (V_CONT-V_T)∝T^-1.5로 하지 않고 (V_CONT-V_T)∝T^-n으로 해서 n>1.5로 하면 좋다.In some cases, as described above, it is possible to have a desired dependency on a desired parameter without making the speed of the circuit constant. For example, when the speed of the circuit is to be made high as the temperature rises as described above, in the formula (1), (V _CONT -V _T ) ∝T ^-1.5 is not set to (V _CONT -V _T ) ∝T ^{You can set -n} to n> 1.5.

다음에 소자 내압에 있어서는 절연파괴 내압은 Lg, t_OX가 작아지면 저하하므로, 역시 마찬가지로 V_CONT를 제7b도와 같이 제어하면 좋다. 또, 최근에 주목받고 있는 MOS트랜지스터의 드레인 근방에서 발생한 고에너지의 캐리어가 게이트 산화막내로 주입되어 임계전압이 상승하고, 채널 콘덕턴스가 저하하는 등의 특성이 저하하는 현상 때문에 동작 전압의 상한의 규정되는 내압(이하, 핫캐리어 내압이라고 한다)도 Lg,t_OX가 작게 또한 온도 T가 낮게 될수록 저하되므로, 이것에 대해서도 V_CONT를 제7b도와 같이 제어하면 좋다. 이것에 의해, 가령 제조편차에 의해 핫캐리어 내압이 저하되었다고 해도 V_CONT도 낮아지므로, 특성저하 등의 문제를 발생하는 일은 없다. 또, 가령 장기간의 동작에 의해 핫캐리어 현상 이외의 것에 의해 임계전압이 높아지거나 채널콘덕턴스가 작아졌다고 해도 V_CONT는 제7b도와 같이 제어되므로, 특성을 일정하게 유지할 수 있다.Next, in the breakdown voltage of the device, the breakdown breakdown voltage decreases when Lg and t _OX decrease, so that V _CONT may be controlled as shown in FIG. 7B. In addition, a high-energy carrier generated near the drain of the MOS transistor, which has recently been in the spotlight, is injected into the gate oxide film to increase the threshold voltage and deteriorate characteristics such as decrease in channel conductance. The breakdown voltage (hereinafter referred to as a hot carrier breakdown voltage) also decreases as Lg and t _OX become smaller and the temperature T becomes lower. Therefore, V _CONT may be controlled as shown in FIG. 7B. As a result, even if the hot carrier internal pressure is lowered due to the manufacturing deviation, V _{CONT is} also lowered, so that there is no problem such as deterioration in characteristics. In addition, even if the threshold voltage increases or the channel conductance decreases due to a long-term operation other than the hot carrier phenomenon, V _CONT is controlled as shown in FIG. 7B, so that the characteristics can be kept constant.

앞서 기술한 바와 같이 제7도의 실시예는 회로(2')로서, CMOS인버터에 한정되지 않고 여러가지 회로를 사용할 수 있다. 예를 들면, 제8도와 같은 Bi-CMOS인버터를 사용하여도 좋다. 이 경우에는 출력을 바이폴라 트랜지스터로 구동할 수 있으므로 보다 고속의 동작을 실현할 수 있다. 또, 제8도에서는 바이폴라 트랜지스터 Q_N3의 컬렉터를 외부전원 Vcc에 접속하였다. 이것에 의해, 대부분의 출력전류는 외부전원 Vcc에서 공급되므로, 제어회로(3)의 구동능력을 작게 할 수 있어 설계가 용이하게 된다. 또한, 바이폴라 트랜지스터의 내압이 낮은 경우에는 제어회로(3)의 구동능력을 크게 해서 Q_N3의 컬렉터를 V_CONT로 하여도 좋다. 제6도의 회로(2')로서 제9도 및 제10도에 도시한 바와 같은 회로를 사용할 수도 있다.As described above, the embodiment of FIG. 7 is a circuit 2 ', and various circuits can be used without being limited to the CMOS inverter. For example, a Bi-CMOS inverter as shown in FIG. 8 may be used. In this case, since the output can be driven by a bipolar transistor, higher speed operation can be realized. In FIG. 8, the collector of the bipolar transistor Q _N3 is connected to the external power supply Vcc. As a result, most of the output current is supplied from the external power supply Vcc, so that the driving capability of the control circuit 3 can be reduced, and the design becomes easy. When the withstand voltage of the bipolar transistor is low, the driving capability of the control circuit 3 may be increased to set the collector of Q _N3 as V _CONT . As the circuit 2 'of FIG. 6, the circuits shown in FIG. 9 and FIG. 10 can also be used.

제9도는 제7도의 실시예에 T_N3과 T_N4로 이루어지는 출력버퍼회로를 부가한 것이다. 본 실시예의 동작 속도 및 출력 전압은 제7도와 마찬가지로 V_CONT로 제어되지만, 출력의 부하용량 C_L의 구동전류는 Vcc에서 공급되므로 제8도의 실시예와 마찬가지로 제어회로(3)의 구동능력을 작게 할 수 있어 설계가 용이하게 된다.FIG. 9 adds an output buffer circuit consisting of T _N3 and T _N4 to the embodiment of FIG. The operating speed and output voltage of this embodiment are controlled by V _CONT as in Fig. 7, but the driving current of the output load capacitance C _L is supplied from Vcc, so that the driving capability of the control circuit 3 is reduced as in the embodiment of Fig. 8. The design becomes easy.

제10도는 T_N3을 바이폴라 트랜지스터Q_N3으로 치환한 실시예이다. Q_N3의 구동능력이 크므로 보다 고속으로 부하를 구동할 수 있음과 동시에 V_CONT의 구동능력을 더욱 경감할 수가 있다.10 shows an embodiment in which T _N3 is replaced with a bipolar transistor Q _N3 . Since the driving capacity of Q _N3 is large, the load can be driven at a higher speed and the driving capacity of V _CONT can be further reduced.

제8도∼제10도의 실시예에 있어서도 제7도와 마찬가지로 V_CONT에 의해서 회로특성을 제어할 수 있다.In the embodiments of FIGS. 8 to 10, the circuit characteristics can be controlled by V _{CONT as} in FIG.

제11도는 구동회로의 특성을 제어하는 다른 구체적인 실시예이다. 제11도에서는 제7도에 있어서의 요소회로(2')의 부분만을 도시하고 있고, T_P1, T_N1의 CMOS 인버터와 외부전원전압 Vcc 및 접지 사이에 p채널 MOS트랜지스터 T_P2, n채널 MOS트랜지스터 T_N2를 삽입하고, 그 게이트전압을 제어하는 것에 의해서 인버터의 동작전류를 제어하고, 최종적으로 동작 속도를 제어하고 있다. 즉, 전류를 크게 하면 속도는 빨라지고, 전류를 작게 하면 속도는 느려진다. 지연시간 td는 각각의 변동요인에 대해서 식 (1)로 표시한 것과 마찬가지의 경향을 갖는다. 따라서, 제11b도에 도시한 바와 같이 Lg, V_T, t_OX, 1/β₀, T, C_L이 커짐에 따라서 각각의 전류가 증가하도록, 즉 p채널 MOS트랜지스터의 게이트 제어용 V_CONT는 높은 값에서 낮은 값으로, n채널 MOS트랜지스터의 게이트를 제어하는 V_CONT'는 낮은 값에서 높은 값으로 변화하도록 하면 td를 거의 일정하게 유지하는 것이 가능하게 된다.11 is another specific embodiment for controlling the characteristics of the driving circuit. FIG. 11 shows only a part of the element circuit 2 'in FIG. 7, and shows a p-channel MOS transistor T _P2 and n-channel MOS between the CMOS inverter of T _P1 and T _N1 and the external power supply voltage Vcc and ground. By inserting the transistor T _N2 and controlling the gate voltage thereof, the operating current of the inverter is controlled, and finally the operating speed is controlled. In other words, if the current is increased, the speed is faster, and if the current is smaller, the speed is slow. The delay time td has the same tendency as indicated by equation (1) for each variation factor. Therefore, as shown in FIG. 11B, as the Lg, V _T , t _OX , 1 / β ₀ , T, and C _L increase, each current increases, that is, the gate control V _CONT of the p-channel MOS transistor is high. From low to low, V _CONT ', which controls the gate of the n-channel MOS transistor, changes from low to high, making it possible to keep td almost constant.

본 실시예에 의하면 회로의 동작전류는 전원전압에서 직접 공급되고 V_CONT, V_CONT'는 MOS트랜지스터 게이트만을 구동하면 좋으므로, 제어회로(3)의 구동능력을 작게 할 수 있어 설계가 매우 용이하게 된다.According to the present embodiment, since the operating current of the circuit is directly supplied from the power supply voltage, and V _CONT and V _CONT 'only need to drive the MOS transistor gate, the driving capability of the control circuit 3 can be reduced, making the design very easy. do.

또한, 본 실시예에 있어서, P, N 양채널 MOS트랜지스터로 제어하는 방식으로 하였지만, 필요에 따라서 그중 어느 한 쪽만을 마련하는 것도 고려된다. 또한, 제11도의 실시예에 있어서는 MOS트랜지스터 T_P1, T_N1의 게이트폭을 T_P2, T_N2에 비해서 크게 하는 것 등에 의해 T_P1, T_N1의 ON저항을 T_P2, T_N2보다 크게 해 두면, T_P1, T_N1을 흐르는 전류는 T_P2, T_N2의 ON저항으로 결정되어 더욱 제어하기 쉽게 된다.In the present embodiment, the P and N bi-channel MOS transistors are used for controlling, but only one of them may be provided as necessary. Further, in the embodiment of claim 11 degrees, for example, MOS transistors T _P1, or the like to significantly than the gate width of the T _N1 to T _P2, T _N2 T _P1, largely to leave the ON resistance of the T _N1 than T _P2, T _N2 , The current flowing through T _P1 and T _N1 is determined by the ON resistances of T _P2 and T _N2 so that it is easier to control.

제11도에는 인버터의 예를 도시하였지만, 본 실시예는 이것에 한정되지 않고 NAND회로, NOR회로 등 여러가지 논리회로에도 적용할 수 있다. 즉, 제11도에 있어서 구동회로의 기능을 갖는 DRIV를 논리회로로 치환하면 좋다.Although an example of an inverter is shown in FIG. 11, the present embodiment is not limited to this and can be applied to various logic circuits such as a NAND circuit and a NOR circuit. That is, in FIG. 11, DRIV having a function of the driving circuit may be replaced with a logic circuit.

제12a도, 제12b도는 제11도의 제어법을 CMOS에 비해서 고구동 능력인 Bi-CMOS의 구동회로에 적용한 예이다. 잘 알려져 있는 바와 같이 Bi-CMOS회로에서는 MOS트랜지스터에 의해 바이폴라 트랜지스터의 베이스전류를 제어하고, 그 전류를 바이폴라 트랜지스터에서 증폭하여 부하용량을 구동한다. 따라서, 제12a도와 같이 베이스전류를 제어하는 것에 의해 회로의 속도를 제어할 수가 있다. 제12a도에 있어서 입력1N이 저레벨로 되면 pMOS T_P2, nMOS T_N4가 ON, nMOS T_N3, T_N2, T_N1이 ON한다. 그 결과, 바이폴라 트랜지스터 Q_N3이 온하고, Q_N4는 오프한다. 이 때, Q_N3을 흐르는 베이스전류는 V_CONT를 게이트에 인가되는 T_P1에 의해 제어할 수 있다. 따라서, 출력의 충전시의 속도를 T_P1에 의해서 제어할 수 있다. 한편, 입력IN이 고레벨로 되면, 바이폴라 트랜지스터 Q_N3이 오프, Q_N4가 오프하여 출력의 방전이 개시된다. 이 때, Q_N4의 베이스전류는 출력OUT에서 공급되지만 이것는 V_CONT'에 의해 제어할 수 있으므로, 출력의 방전속도는 VC_ONT'에 의해 제어할 수가 있다. 이와 같이해서 본 실시예에서는 Bi-CMOS회로의 동작 속도를 제어할 수 있다.12A and 12B show an example in which the control method in FIG. 11 is applied to a driving circuit of Bi-CMOS having a higher driving capability than that of CMOS. As is well known, in a Bi-CMOS circuit, a base current of a bipolar transistor is controlled by a MOS transistor, and the current is amplified in the bipolar transistor to drive a load capacity. Therefore, the speed of the circuit can be controlled by controlling the base current as shown in FIG. 12A. In FIG. 12A, when the input 1N becomes low, the pMOS T _P2 and the nMOS T _N4 are turned on, and the nMOS T _N3 , T _N2 and T _N1 are turned on. As a result, the bipolar transistor Q _N3 is turned on and Q _N4 is turned off. At this time, the base current through Q _N3 can be controlled by T _P1 applied to the V _CONT to the gate. Therefore, the speed at the time of output charging can be controlled by T _P1 . On the other hand, when the input IN becomes high, the bipolar transistor Q _N3 is turned off and Q _N4 is turned off to start discharging the output. At this time, the base current of Q _N4 is supplied, but at the output OUT 'can be controlled by the discharge rate of the output is VC _ONT' yigeotneun V _CONT can be controlled by. Thus, in this embodiment, the operating speed of the Bi-CMOS circuit can be controlled.

또한, Bi-CMOS회로의 속도를 제어하기 위해서는 제11도에 있어서 DRIV의 부분을 제12b도와 같이 단순히 Bi-CMOS회로로 치환하여도 좋다. 이 경우, 전류는 제11a도의 MOS 트랜지스터 T_P2, T_N2로 결정되므로, 제12a도와 같이 베이스전류만을 제어하는 경우에 비해서 고정밀도로 제어할 수가 있다. 또, 제11도의 회로에 비하면 바이폴라 트랜지스터의 구동능력분만큼 DRIV내의 MOS트랜지스터를 작게 할 수 있으므로, 입력IN에서 본 입력용량이 작다는 이점이 있다. 즉, 전단의 부하가 가벼우므로 고속화가 가능하다.In addition, in order to control the speed of the Bi-CMOS circuit, the portion of the DRIV in FIG. 11 may be simply replaced by the Bi-CMOS circuit as shown in FIG. 12b. In this case, since the current is determined by the MOS transistors T _P2 and T _N2 in FIG. 11A, the current can be controlled with higher precision than in the case where only the base current is controlled as in FIG. 12A. In addition, since the MOS transistor in DRIV can be made smaller by the driving capability of the bipolar transistor than the circuit of FIG. 11, there is an advantage that the input capacitance seen at the input IN is small. That is, since the load of the front end is light, it can speed up.

제11도와 같이 전원과 구동회로 사이에 MOS트랜지스터를 삽입하여 전류를 제어하는 방법은 다른 것에도 응용할 수 있다. 제13도는 입력진폭보다 높은 출력진폭을 얻기 위해 레벨변환회로에 적용한 예이다. 제14도를 사용해서 제13도의 회로동작을 설명한다. E가 고전위의 상태이고 입력IN이 고전위 V_A로 되면, nMOS T_N3을 통해서 F의 전위는 V_A-V_T의 전위로 된다. 계속해서, E가 저전위로 되면, pMOS T_P3이 온하고 F의 전위는 V_H로 된다. 그 결과, pMOS T_P1이 오프, nMOS T_N1이 ON으로 되고, 출력 OUT는 OV로 된다. 또, F가 고전위 V_H로 상승할 때, A, IN의 전위는 V_A이고 T_N3은 오프이므로, F에서 IN으로 전류가 유출해서 F의 전위가 하강하는 일은 없다. 한편, E가 고전위의 상태이고 IN이 저전위로 되면, T_N3이 온하고 F도 IN과 동일한 저전위로 된다. 그 결과, T_P1이 ON, T_N1이 오프하여 출력 OUT가 고전위 V_H로 충전된다. 또한, 이 회로에서는 제9도의 점선으로 도시하는 바와 같이 IN이 고전위 V_A로 되고나서 E가 저전위로 될 때까지의 기간 t_CE가 길면 F의 고전위는 V_A-V_T에 잠시 머무르므로, T_P1, T_N1에 관통 전류가 흘러 OUT가 불충분한 저전위에 머무는 기간이 존재하는 경우가 있다. 따라서, t_CE의 시간을 짧게 하는 것이 바람직하다. 그것을 위해서는 IN이 고전위로 됨과 동시에 E를 저전위로 전환하면 좋다. 이것에 의해, 상기 문제를 해결할 수 있다.As shown in FIG. 11, a method of controlling a current by inserting a MOS transistor between a power supply and a driving circuit can be applied to other things. FIG. 13 is an example applied to the level converting circuit to obtain an output amplitude higher than the input amplitude. The circuit operation of FIG. 13 will be described using FIG. When E is state of the high potential and the input IN to the high potential V _A, the potential of F via the nMOS T _N3 is at a potential of V _A -V _T. Subsequently, when E becomes low, the pMOS T _P3 is turned on and the potential of F becomes V _H. As a result, the pMOS T _P1 is turned off, the nMOS T _N1 is turned on, and the output OUT is turned to OV. When F rises to the high potential V _H , the potentials of A and IN are V _A and T _N3 is off, so that a current flows from F to IN so that the potential of F does not fall. On the other hand, if E is at a high potential and IN is at a low potential, T _N3 is on and F is at the same low potential as IN. As a result, T _P1 is turned ON, T _N1 is turned off, and the output OUT is charged to high potential V _H. Also, in this circuit, as shown by the dotted line in FIG. 9, when the period t _CE is long from IN to high potential V _A and then to E low potential, the high potential of F remains briefly at V _A -V _T. Therefore, there may be a period in which through current flows through T _P1 and T _{N1 so} that OUT stays at an insufficient low potential. Therefore, it is desirable to shorten the time of t _CE . For this, it is good to change E to low potential while IN becomes high potential. Thereby, the said problem can be solved.

이상과 같이, 제13도의 실시예에 의하면 입력IN의 진폭 V_A를 고진폭 V_H로 변환할 수 있다. 이 때, MOS트랜지스터 T_P2, T_N2에 의해 전류를 제어할 수 있기 때문에, 원하는 일정 속도로 동작시킬 수 있다. 제13도의 실시예는 예를 들면 다이나믹 메모리의 워드드라이버 등 입력전압보다 높은 출력전압을 얻기 위한 회로로서 유효하다.As described above, according to the embodiment of FIG. 13, the amplitude V _A of the input IN can be converted into the high amplitude V _H. At this time, since the current can be controlled by the MOS transistors T _P2 and T _N2 , it is possible to operate at a desired constant speed. 13 is effective as a circuit for obtaining an output voltage higher than an input voltage, for example, a word driver of a dynamic memory.

제15도는 구동회로의 속도를 제어하기 위한 다른 실시예이다. 본 실시예는 제11도에있어서의 전류제어용의 MOS트랜지스터에서 직접 출력을 얻도록 인버터를 구성한 예이다. 제15도에 있어서 입력전압이 고레벨로 되면, pMOS T_P1, T_P3이 오프, nMOS T_N1, T_N3이 ON한다. 이 결과, pMOS T_P2의 게이트는 V_CONT로 되고, nMOS T_N2의 게이트는 OV로 된다. 이것에 의해, T_P2가 ON, T_N2가 오프하여 출력에는 V_CONT에 의해 원하는 값으로 제어된 전류가 흘러 부하를 충전한다. 입력IN이 저레벨로 되면, 반대로 T_P2가 오프, T_N2가 온해서 방전동작이 개시되고 OUT는 OV로 된다. 이 때, T_N2의 게이트전압은 V_CONT'이므로, V_CONT에 의해 방전의 속도로 제어할수 있다. 본 실시예에서는 전원과 출력 사이에 2개의 MOS트랜지스터가 직렬로 접속되는 일이 없으므로 고속동작에 적합하다.15 is another embodiment for controlling the speed of the driving circuit. This embodiment is an example in which the inverter is configured to obtain an output directly from the MOS transistor for current control in FIG. In FIG. 15, when the input voltage becomes high, pMOS T _P1 and T _P3 are turned off and nMOS T _N1 and T _N3 are turned on. As a result, the gate of pMOS T _P2 becomes V _CONT , and the gate of nMOS T _N2 becomes OV. As a result, T _P2 is turned ON, T _N2 is turned OFF, and a current controlled by V _CONT flows to the output to charge the load. When the input IN becomes low, on the contrary, T _P2 is turned off, T _N2 is turned on to start the discharge operation, and OUT becomes OV. At this time, since the gate voltage of T _N2 is V _CONT ', it can be controlled at the rate of discharge by V _CONT . In this embodiment, since two MOS transistors are not connected in series between the power supply and the output, they are suitable for high speed operation.

또, 직렬로 접속한 2개의 트랜지스터의 특성변동의 영향을 고려해야 하는 제11도의 경우에 비해 제어가 용이하다.In addition, the control is easier than in the case of FIG. 11, in which the influence of the characteristic variation of two transistors connected in series is considered.

이상 구동회로의 동작속도를 제어하는 방법에 대하여 기술하였지만, 제7도∼제12도 및 제15도의회로에서는 그 일부에 외부전압 Vcc가 인가되어 있다. 그러므로, 경우에 따라서는 Vcc의 변동을 보상하는 것이 곤란하게 되는 등의 문제를 발생하는 경우도 고려된다. 이 경우에는 제5도에 도시한 바와 같이 제어회로(3)내에 전압변환회로(3A)를 마련해서 그 출력전압 V_I를 일정하게 유지하는 것에 의해서, 내부회로를 Vcc의 변동에 대하여 안정하게 동작시킬 수가 있다. 이 경우, 내부전압 V_I를 낮게 설정하면, 내압이 낮은 미세화된 소자를 안정하게 동작시킬 수가 있다.Although the method of controlling the operation speed of the drive circuit has been described above, the external voltage Vcc is applied to a part of the circuits of FIGS. 7 to 12 and 15. Therefore, in some cases, it is also considered that a problem occurs such that it becomes difficult to compensate for variations in Vcc. In this case, as shown in FIG. 5, by providing the voltage conversion circuit 3A in the control circuit 3 and keeping the output voltage V _I constant, the internal circuit operates stably against the variation of Vcc. I can do it. In this case, when the internal voltage V _I is set low, the micronized element with low breakdown voltage can be stably operated.

제16도는 상기와 같이 칩내에 전압변환회로를 마련한 1실시예이다. 제16도에 있어서 (5I)는 전압변환회로(3A)에서 제어회로내의 회로(3B) 및 내부회로(2)로 전압 V_I를 공급하기 위한 전원선이다. 또, ICL은 제11도의 MOS트랜지스터 T_P2, T_N2와 같이 내부회로내의 각 회로DRIV의 전류를 제어하는 전류제어회로이다. 본 구성에 의하면, 외부전압 Vcc에 의존하지 않는 일정전압 V_I에 의해 미세화된 소자를 안정하게 동작시킬 수 있고, 또 각각의 회로기능에 따른 원하는 속도로 동작시킬 수 있다.FIG. 16 shows one embodiment in which the voltage conversion circuit is provided in the chip as described above. In Fig. 16, reference numeral 5I denotes a power supply line for supplying the voltage V _I from the voltage conversion circuit 3A to the circuit 3B and the internal circuit 2 in the control circuit. The ICL is a current control circuit that controls the current of each circuit DRIV in the internal circuit, like the MOS transistors T _P2 and T _N2 in FIG. With this arrangement, it is possible to stabilize the device miniaturized by the constant voltage V _I does not depend on the external voltage Vcc operation, also possible to operate at the desired speed according to the respective function circuits.

제17도는 CMOS인버터의 동작속도를 제어하는 다른 수단을 도시한 실시예이다. 여기에서는 T_P1및 T_N1의 기판 SBP1, SBN1의 전압을 제어하는 것에 의해서 T_P1, T_N1의 임계전압을 제어하고, 그 결과로서 인버터의 동작특성을 제어하는 것이다. 본 실시예는 임계전압의 변동에 의한 특성변화를 보상하는데 적합하다.FIG. 17 is an embodiment showing another means for controlling the operation speed of the CMOS inverter. Here, to control the threshold voltage of T _P1, T _N1 by controlling the voltage of the substrate SBP1, SBN1 of T _P1 and T _N1, and controls the operating characteristics of the inverter as a result. This embodiment is suitable for compensating for the characteristic change caused by the variation of the threshold voltage.

제17도에는 CMOS인버터에 대하여 도시했지만, Bi-CMOS 인버터 등 MOS 트랜지스터를 사용하는 다른 회로에도 응용할 수 있다. 또, 이와 같이 기판전압을 제어하는 방식을 지금까지 기술한 다른 제어법과 조합하는 것도 물론 가능하다. 제7도∼제17도는 주로 인버터, 논인버터, NAND회로 등 구동회로의 특성을 제어하는 방법에 대해서 설명하였지만, 집적회로에서는 그 밖에 전압차에 따라서 출력을 발생하는 차동앰프도 많이 사용된다. 다음에, 이 차동앰프에 대한 실시예를 기술한다.Although a CMOS inverter is shown in FIG. 17, it can be applied to other circuits using MOS transistors such as a Bi-CMOS inverter. It is of course possible to combine the method of controlling the substrate voltage in this manner with the other control methods described so far. 7 to 17 mainly describe a method of controlling the characteristics of a drive circuit such as an inverter, a non-inverter, and a NAND circuit, but in the integrated circuit, a differential amplifier that generates an output according to a voltage difference is also widely used. Next, an embodiment of this differential amplifier is described.

제18도는 본 발명의 다른 실시예로서, 제11도의 제어법을 MOS트랜지스터로 구성된 차동앰프의 동작속도제어에 적용한 실시예이다. 제18도에 있어서 IN1, IN2는 차동입력, OUT1, OUT2는 차동출력이다. 본 회로에 있어서도 동작속도는 제조 조건이나 사용조건의 변동에 대하여 제7도, 제11도와 마찬가지의 경향으로 변화한다. 따라서, V_CONT, V_CONT'를 제11b도와 마찬가지로 제어하는 것에 의해서 동작전류가 변화하고, 그 결과로서 동작속도를 제조 조건이나 사용조건에 따라서 제어할 수 있다. 이 차동앰프의 출력전압은 동작전류와 부하 MOS트랜지스터 T_PL, T_PL'의 ON저항의 곱으로 결정된다. 따라서, 동작전류를 결정하는 T_NC의 ON저항과 T_PL, T_PL'의 ON저항의 비가 일정하게 되도록 V_CONT, V_CONT'를 제어하면, 동작전류와 T_PL, T_PL' 의 ON저항의 곱, 즉 출력 전압은 일정하게 유치한 채로 동작 속도를 제어할 수 있다.FIG. 18 is another embodiment of the present invention, in which the control method of FIG. 11 is applied to the operation speed control of a differential amplifier composed of a MOS transistor. In Fig. 18, IN1 and IN2 are differential inputs, and OUT1 and OUT2 are differential outputs. Also in this circuit, the operation speed changes with the same tendency as those in Figs. 7 and 11 with respect to variations in manufacturing conditions and usage conditions. Therefore, by controlling V _CONT and V _CONT 'in the same manner as in Fig. 11B, the operating current changes, and as a result, the operating speed can be controlled in accordance with the manufacturing conditions or use conditions. The output voltage of this differential amplifier is determined by the product of the operating current and the ON resistance of the load MOS transistors T _PL , T _PL '. Therefore, if V _CONT and V _CONT 'are controlled so that the ratio of ON resistance of T _NC and T _PL , T _PL ' to determine the operating current is constant, the operating current and ON resistance of T _PL , T _PL ' The product, i.e., the output voltage, remains constant and the speed of operation can be controlled.

제19도는 제18도의 T_NA, T_NA'를 NPN바이폴라트랜지스터 Q_NA, Q_NA'로 치환한 실시예로서, 제18도와 마찬가지의 효과가 얻어짐과 동시에 증폭율이 커지는 등의 특징을 갖는다.FIG. 19 is an embodiment in which T _NA and T _NA 'of FIG. 18 are replaced with NPN bipolar transistors Q _NA and Q _NA ', and the same effects as those of FIG. 18 are obtained, and the amplification factor is increased.

제20도는 제19도의 전류제어용 트랜지스터 T_NC를 NPN 바이폴라 트랜지스터 Q_NC와 저항 Rc로 치환한 것으로서, 제18도 및 제19도와 마찬가지로 동작속도를 제어할 수 있다. 또, 동작전류가 보다 정전류화 되므로 증폭율을 크게 할 수 있다는 특징도 갖는다. 또한, 제18도∼제20도에 있어서 Vcc를 인가하는 것이 내압 또는 Vcc의 변동에 의한 특성변동의 점에서 문제로 되는 경우에는 제5도와 같이 칩내부에 마련된 전압변환회로(3A)에 의해 원하는 전압을 인가하면 좋다.20 shows the current control transistor T _NC of FIG. 19 replaced with an NPN bipolar transistor Q _NC and a resistor Rc. Similar to FIGS. 18 and 19, the operation speed can be controlled. In addition, since the operating current becomes more constant, the amplification factor can be increased. In addition, in the case where applying Vcc in Figs. 18 to 20 becomes a problem in terms of characteristic variation due to breakdown voltage or Vcc variation, the voltage conversion circuit 3A provided in the chip as shown in Fig. 5 is desired. The voltage may be applied.

이상, 회로(2)를 구성하는 여러가지 요소회로의 특성을 제어하는데 적합한 실시예에 대하여 기술하였지만, 다음에 제어회로(3)의 구체적인 실시예에 대해서 기술한다.As mentioned above, although the Example suitable for controlling the characteristic of the various element circuits which comprise the circuit 2 was described, the specific Example of the control circuit 3 is described next.

제21도는 그 1실시예이다. 제21도에 있어서 T_PR은 p채널 MOS트랜지스터, CC는 정전류 i를 흐르게 하는 정전류원이다. 본 실시예에 의하면 T_PR의 게이트길이, 임계전압, 게이트산화막두께 등의 제조 조건 또는 온도 등의 사용조건이 변동하여 출력(5)에는 T_PR에 일정 전류를 흐르게 하는데 필요한 게이트전압이 항상 출력된다. 따라서, 제11∼제13도, 제15도, 제18도∼제20도 등의 V_CONT발생회로로서 적합하다. 이들 회로에 적용하면, T_PR과 제11도∼제13도, 제15도의 T_P2또는 제18도∼제20도의 T_PL, T_PL'는 잘 알려져 있는 전류미러회로의 접속으로 된다. 따라서, T_P2또는 T_PL, T_PL'의 트랜지스터 치수를 T_PR의 그것에 대해 적당하게 선택하는 것에 의해서, 각 회로의 동작전류를 임의의 일정값으로 제어할 수 있다.21 shows one embodiment thereof. In FIG. 21, T _PR is a p-channel MOS transistor, and CC is a constant current source through which a constant current i flows. According to this embodiment, the manufacturing conditions such as the gate length of T _PR , the threshold voltage, the thickness of the gate oxide film, or the use conditions such as the temperature vary so that the output 5 always outputs the gate voltage necessary for flowing a constant current through the T _PR . . Therefore, it is suitable as the V _CONT generation circuit of FIGS. 11 to 13, 15, 18 to 20, and the like. When applied to these circuits, T _PR and T _{P2 in} FIGS. 11 to 13 and 15, or T _PL and T _PL 'in FIGS. 18 to 20 become well-known connection of current mirror circuits. Therefore, by appropriately selecting the transistor dimensions of T _P2 or T _PL , T _PL ′ for that of T _PR , the operating current of each circuit can be controlled to any fixed value.

제22도는 제21도를 n채널 MOS트랜지스터로 구성한 실시예로서, 제11도∼제13도, 제15도, 제18도, 제19도의 V_CONT'의 발생회로로서 가장 적합하고 제21도와 마찬가지의 효과가 얻어진다.FIG. 22 is an embodiment in which FIG. 21 is composed of n-channel MOS transistors, and is most suitable as the generation circuit of V _CONT ′ in FIGS. 11 to 13, 15, 18, and 19. FIG. The effect of is obtained.

제23도는 제21도와 제22도를 조합한 실시예이다.FIG. 23 is an embodiment combining FIG. 21 and FIG.

본 실시예에 의하면, 제11도∼제13도, 제15도, 제18도, 제19도의 V_CONT, V_CONT'를 동시에 발생할 수 있고, 또 이들 전압은 동일 정전류원을 기본으로 해서 발생되므로 상호의 정합성이 높은 매우 안정된 전압을 얻을 수 있다.According to this embodiment, V _CONT and V _CONT 'in FIGS. 11 to 13, 15, 18, and 19 can be generated simultaneously, and these voltages are generated based on the same constant current source. A very stable voltage with high mutual compatibility can be obtained.

제24도는 p채널 MOS트랜지스터 T_PR과 n채널 MOS트랜지스터 T_NR을 직렬로 접속하여 V_CONT를 발생한 실시예이다. 본 실시예에 의하면, P, N 양채널 MOS트랜지스터의 제조 조건 및 사용조건의 변동의 영향이 V_CONT의 값에 반영된다. 따라서, 제7도∼제10도의 V_CONT발생회로로서 적합하다.24 shows an embodiment in which V _CONT is generated by connecting a p-channel MOS transistor T _PR and an n-channel MOS transistor T _NR in series. According to this embodiment, the influence of variations in the manufacturing conditions and usage conditions of the P and N bichannel MOS transistors is reflected in the value of V _CONT . Therefore, it is suitable as the V _CONT generating circuit of FIGS.

제25도는 제24도의 출력에 증폭기 (7)과 귀환율 β의 귀환회로(8)로 이루어지는 증폭단을 부가한 실시예이다. 본 실시예에서는 그 증폭율을 매우 크게 선택하면, 출력 V_CONT는FIG. 25 shows an example in which an amplifier stage comprising an amplifier 7 and a feedback circuit 8 of feedback rate β is added to the output of FIG. In this embodiment, if the amplification factor is selected very large, the output V _CONT is

로 되고, β를 적당하게 설정하는 것에 의해서 임의의 값을 얻을 수 있다. 따라서, V₀에 의해 제조 조건이나 사용조건의 변동의 영향을 반영하는 것 이외에, β에 제조 조건이나 사용조건 의존성을 갖게 하는 것에 의해 β에 그 일부 또는 전부의 역할을 분담시킬 수가 있다.By setting β appropriately, any value can be obtained. Therefore, in addition to reflecting the influence of variation in manufacturing conditions and usage conditions by V ₀ , the role of all or part of β can be shared by making β depend on manufacturing conditions and usage conditions.

제26도는 정전류원 CC의 구체적인 실시예의 하나이다. 제26도와 같이 정전류원 CC1은 저항R₁∼R₄와 NPN바이폴라 트랜지스터 Q_N1, Q_N2로 구성되어 있다. 본 실시예에서는 Q_N1의 베이스 B_N1의 전압은 바이폴라 트랜지스터의 전류증폭율이 충분히 크고, 또 에미터-베이스간 순방향전압을 V_BE로 하면 V_BE(R₂+R₃)/R₃의 일정 전압으로 된다.FIG. 26 shows one specific embodiment of the constant current source CC. The constant current source CC1 as the 26th help is composed of resistors R ₁ ~R _4, and an NPN bipolar transistor Q _N1, Q _N2. In the present embodiment, the voltage of the base B _N1 of Q _N1 is sufficiently large that the current amplification factor of the bipolar transistor is high, and the forward voltage between the emitter-base is set to V _BE, and the constant V _BE (R ₂ + R ₃ ) / R ₃ is constant. It becomes a voltage.

따라서therefore

(2)

(2)

의 일정 전류가 흐른다. V_BE는 제조 조건 변동의 영향을 거의 받지 않으므로, 안정된 전류를 출력할 수가 있다.Constant current flows. Since V _BE is hardly affected by manufacturing condition variations, it is possible to output a stable current.

본 실시예는 접지를 향해서 외부에서 i가 유입하는 형식이므로, 제21도와 같은 회로의 정전류원으로서 적합하다.In this embodiment, since i flows in from the outside toward ground, it is suitable as a constant current source of the circuit as shown in FIG.

제27도는 PNP 바이폴라 트랜지스터를 사용해서 정전류원을 구성한 실시예이다. 전압, 전류의 극성이 제26도와 다를 뿐이므로, 동작은 완전히 동일하게 된다. 본 실시예는 전원전압 Vcc에서 i가 유출하는 형식이므로, 제22도, 제24도 및 제25도와 같은 회로의 정전류원으로서 적합하다.27 shows an embodiment in which a constant current source is constructed using a PNP bipolar transistor. Since the polarities of the voltage and the current are only different from those in Fig. 26, the operation is exactly the same. In this embodiment, since i flows out from the power supply voltage Vcc, it is suitable as a constant current source of the circuits shown in FIGS. 22, 24, and 25. As shown in FIG.

제28도는 제27도와 같이 전원전압에서 전류가 유출하는 형식의 정전류원을 NPN 바이폴라 트랜지스터로 실현한 실시예이다. 본 실시예에서는 R₁, R₂, R₃, Q_N2의 동작전류가 정전류에 가산되는 문제를 갖지만, Q_N1의 전류 증폭율을 충분히 크게 하는 것에 의해서 그 영향은 무시할 수 있다.FIG. 28 shows an embodiment in which a constant current source in which a current flows out from a power supply voltage is realized as an NPN bipolar transistor as shown in FIG. In this embodiment, there is a problem in that the operating currents of R ₁ , R ₂ , R ₃ , and Q _N2 are added to the constant current, but the influence can be ignored by sufficiently increasing the current amplification factor of Q _N1 .

본 실시예에 의하면, Vcc에서 전류가 흐르는 형식의 정전류원을 만들기 쉽고, 고성능의 NPN 바이폴라 트랜지스터를 사용해서 실현할 수 있다. 또 본 실시예는 전류가 유입 및 유출하는 어떠한 형식으로서도 사용할 수 있다.According to this embodiment, it is easy to make a constant current source of the type in which current flows in Vcc, and can be realized by using a high-performance NPN bipolar transistor. In addition, the present embodiment can be used as any type in which current flows in and out.

제29도는 이 특징을 살려서 제23도의 회로에 상기 정전류원을 적용한 것이다. 본 실시예에 의해서, V_CONT, V_CONT'를 동시에 출력할 수 있다.Fig. 29 utilizes this feature to apply the constant current source to the circuit of Fig. 23. According to the present embodiment, V _CONT and V _CONT 'can be output at the same time.

제30도는 예를 들면 제26도의 정전류원 CC1과 같이 접지를 향해서 전류가 유입하는 전류원 CC와 p채널 MOS 트랜지스터 T_PM, T_PM'로 이루어지는 전류미러회로에 의해 Vcc에서 전류가 유출하는 형식의 정전류원을 실현한 실시예이다. T_PM, T_PM'의 치수를 동일하게 하는 것에 의해서 양자에 흐르는 전류를 동일하게 할 수 있고, CC의 출력전류 i와 동일한 값의 전류를 전원전압 Vcc에서 외부로 출력할 수가 있다. 이것을 제22도와 마찬가지로 n채널 MOS 트랜지스터 T_NR에 입력하는 것에 의해 V_CONT'를 얻을 수 있다. 본 실시예에서는 T_PM, T_PM'의 치수의 비를 적당하게 선택하는 것에 의해서, CC의 전류값에 대해 출력전류를 임의로 결정할 수 있다.FIG. 30 is a constant current of a type in which current flows out of Vcc by a current mirror circuit including a current source CC into which the current flows toward the ground and a p-channel MOS transistor T _PM , T _PM ', for example, the constant current source CC1 of FIG. 26. The embodiment which realized the circle. By making the dimensions of T _PM and T _PM 'the same, the current flowing in both can be made the same, and a current having the same value as the output current i of CC can be output from the power supply voltage Vcc to the outside. Similarly to FIG. 22, V _CONT 'can be obtained by inputting to the n-channel MOS transistor T _NR . In this embodiment, the output current can be arbitrarily determined with respect to the current value of CC by appropriately selecting the ratio of the dimensions of T _PM and T _PM '.

제31도는 제30도에 있어서 T_PM과 CC에 의해서 발생되는 전압을 V_CONT의 전압으로서 공용한 것이다. 본 실시예에 의해 V_CONT, V_CONT'를 동시에 발생할 수 있고, 제23도와 마찬가지로 양자의 특성을 정합성좋게 제어할 수 있다는 특징을 갖는다.FIG. 31 shows the voltage generated by T _PM and CC in FIG. 30 as the voltage of V _CONT . According to the present embodiment, V _CONT and V _CONT 'can be generated at the same time, and similarly to Fig. 23, the characteristics of both can be controlled to be consistent.

제32도는 MOS트랜지스터를 사용해서 고안정의 정전류원을 실현하는 실시예이다.32 shows an embodiment in which a constant current source of high stability is realized by using a MOS transistor.

제32도에 있어서 T_N61∼T_N63은 n채널 MOS트랜지스터이고, T_N61은 부, T_N62는 정의 임계전압을 갖는다. T_N63의 임계전압을 정부중 어느 쪽이라도 좋다. R₆₁∼R₆₃은 저항, (7)은 차동 증폭기이다.In Fig. 32, T _N61 to T _N63 are n-channel MOS transistors, T _N61 is negative, and T _N62 has a positive threshold voltage. The threshold voltage of T _N63 may be either one of the governments. R ₆₁ to R ₆₃ are resistors, and (7) are differential amplifiers.

여기에서, R₆₁, R₆₂의 값 및 T_N61, T_N62의 치수를 각각 동일하게 설벙해 두면, T_N61, T_N62에 흐르는 전류가 서로 동일하게 되도록 동작한다. 따라서, T_N62의 게이트전압 V₁₆은 T_N61과 T_N62의 임계전압의 차와 동일한 값의 전압으로 된다. 이 임계전압의 차의 값은 제조조건이나 사용조건에 의존하지 않고, 거의 일정하게 유지된다.Here, R _61, Keeping the dimensions of the values of R ₆₂ and T _N61, T _N62 same seolbeong respectively, and operates such that the current flowing through the T _N61, T _N62 equal to each other. Thus, the gate voltage of _N62 T V ₁₆ is a voltage equal to the difference between the threshold voltage of T and T _{N61 N62.} The value of the difference of the threshold voltages is maintained almost constant regardless of the manufacturing conditions or usage conditions.

이상의 회로에 있어서 T_N63의 드레인 및 소오스 전류는 동일하므로 출력 전류 i는In the above circuit, the drain and source currents of T _N63 are the same, so the output current i is

(3)

(3)

과 같이 나타낼 수 있다. 따라서, V₁₆과 동일한 특성을 갖는 전류출력을 얻을 수 있고, 그 값은 R₆₃에 의해서 임의로 제어할 수 있다.It can be expressed as Therefore, a current output having the same characteristics as V ₁₆ can be obtained, and the value thereof can be arbitrarily controlled by R ₆₃ .

본 실시예는 예를 들면 제31도의 전류원 CC에 사용하는 등 각 실시예의 전정류원으로서 사용하는 것에 의해서 고안정의 특성 제어가 가능하게 된다.This embodiment can be used for the current rectification source of FIG. 31, for example, as the pre-rectification source of each embodiment, thereby enabling the control of the properties of the high crystallization.

본 실시예에 의하면, 바이폴라 트랜지스터를 사용하지 않아도 회로를 구성하는 것이 가능하게 되므로, MOS트랜지스터로 구성된 집적회로에 적합하다.According to this embodiment, the circuit can be configured without using a bipolar transistor, and therefore, it is suitable for an integrated circuit composed of MOS transistors.

제33도는 제21도∼제25도 및 제30도, 제31도 등의 정전류로서 더욱 적합한 실시예를 도시한 것이다. 본 실시예는 잘 알려져 있는 밴드갭 발생회로를 정전류원으로서 응용한 것이므로, 특히 온도, 전원전압 등의 변동에 대해서 고안정의 전류를 얻을 수 있다.FIG. 33 shows an embodiment more suitable as a constant current as shown in FIGS. 21 to 25, 30, 31, and the like. In this embodiment, a well-known bandgap generator circuit is applied as a constant current source, and therefore, a high-definition current can be obtained, particularly for fluctuations in temperature, power supply voltage, and the like.

제33도에 있어서 Q₅₁∼Q₅₆은 바이폴라 트랜지스터, R₅₁∼R₅₅는 저항으로서, 원하는 온도특성을 갖는 정전류 i를 형성할 수 있다. 또한, i₅₁은 저항 R₅₁을 흐르는 전류, i₅₂는 바이폴라 트랜지스터 Q₅₂의 컬렉터전류, i₅₃은 바이폴라 트랜지스터 Q₅₃의 컬렉터전류이다. 이하에는 출력전류 i에 대하여 설명하기 전에 먼저 본 회로의 내부전압 V₁₁의 값과 온도의존성에 대하여 설명한다. 또, 이하에서는 간단하게 하기 위해 바이폴라 트랜지스터의 컬렉터 전류에 비해 베이스 전류는 무시할 수 있는 것으로 하고, 컬렉터전류와 에이터전류가 거의 동일한 것으로서 설명한다. 전압 V₁₁은 다음 식으로 나타내어진다.In Fig. 33, Q ₅₁ to Q ₅₆ are bipolar transistors, and R ₅₁ to R ₅₅ are resistors, and thus a constant current i having desired temperature characteristics can be formed. I ₅₁ is a current flowing through the resistor R ₅₁ , i ₅₂ is a collector current of the bipolar transistor Q ₅₂ , and i ₅₃ is a collector current of the bipolar transistor Q ₅₃ . Before describing the output current i, first, the value of the internal voltage V ₁₁ and the temperature dependency of the circuit will be described. In the following description, for the sake of simplicity, the base current is negligible compared with the collector current of the bipolar transistor, and the collector current and the emitter current are almost the same. The voltage V ₁₁ is represented by the following equation.

V₁₁=V_BE(Q₅₁)+I₅₂·R₅₂+V_BE(Q₅₂)-V_BE(Q₅₆) (4)V ₁₁ = V _BE (Q ₅₁ ) + I _{52R 52} + V _BE (Q ₅₂ ) -V _BE (Q ₅₆ ) (4)

여기에서, V_BE(Q₅₁), V_BE(Q₅₂), V_BE(Q₅₆)은 각각 바이폴라 트랜지스터 Q₅₁, Q₅₂, Q₅₆의 베이스-에미터간의 순방향 전압이다. 식 (4)에 있어서 전류 I₅₂는 다음식으로 나타내어진다.Here, V _BE (Q ₅₁ ), V _BE (Q ₅₂ ), and V _BE (Q ₅₆ ) are forward voltages between base-emitters of the bipolar transistors Q ₅₁ , Q ₅₂ , and Q ₅₆ , respectively. In Formula (4), the current I ₅₂ is represented by the following formula.

I₅₂={V_BE(Q₅₅)-V_BE(Q₅₄)}/R₅₄(5)I ₅₂ = {V _BE (Q ₅₅ ) -V _BE (Q ₅₄ )} / R ₅₄ (5)

여기에서, 바이폴라 트랜지스터 Q₅₅와 Q₅₄의 에미터 면적을 적당하게 선택하는 것에 의해서, 바이폴라 트랜지스터 Q₅₅의 전류밀도를 바이폴라 트랜지스터 Q₅₄의 n배로 설정하면,Here, a bipolar transistor Q ₅₅ and the emitter of the emitter ₅₄ by Q to suitably select the area, setting the current density of the bipolar transistor Q ₅₅ n times of the bipolar transistor Q _54,

(6)

(6)

이 성립한다. 식(6)에서 k는 볼츠만 정수, T는 절대 온도, q는 전자의 전하이다. 식 (4)∼(6)에 의해This holds true. In Equation (6), k is Boltzmann's integer, T is absolute temperature, q is electron charge. By the formulas (4) to (6)

(7)

(7)

이 성립한다. 따라서, 바이폴라 트랜지스터 Q₅₂와 Q₅₆의의 에미터전류밀도가 동일하게 되도록 설계하면, 식 (7)의 우변 제3항, 제4항은 삭제되므로,This holds true. Therefore, if the emitter current densities of the bipolar transistors Q ₅₂ and Q ₅₆ are designed to be the same, the right side terms 3 and 4 of the formula (7) are deleted.

(8)

(8)

이 성립하고, 전기 V₁₁의 온도의존성은This holds true, and the temperature dependence of electricity V ₁₁

(9)

(9)

로 된다. 잘 알려져 있는 바와 같이 바이폴라 트랜지스터의 베이스-에미터전압은 부의 온도의존성을 갖는다. 따라서, 식 (9)에 있어서 저항 R₅₂, R₅₄의 비 또는 바이폴라 트랜지스터 Q₅₅와 Q₅₄의 에미터 전류밀도의 비 n을 변경하는 것에 의해서

를 임의로 설정할 수 있다. 이 온도계수를 0으로 했을 때에 얻어지는 V₁₁의 값이 실리콘 반도체의 밴드갭 전압과 거의 동일한 1.2V 전후의 값으로 되므로, 일반적으로 밴드갭 발생회로라고 불리고 있다.It becomes As is well known, the base-emitter voltage of a bipolar transistor has a negative temperature dependency. Therefore, by changing the ratio of the resistances R ₅₂ and R ₅₄ or the ratio n of the emitter current densities of the bipolar transistors Q ₅₅ and Q ₅₄ in equation (9).

Can be set arbitrarily. Value of ₁₁ V is obtained when the temperature coefficient to zero, so the almost same value of 1.2V before and after the band gap voltage of the silicon semiconductor, is generally referred to as a band gap generator.

이상의 회로에 있어서 Q₅₆의 컬렉터전류와 에미터전류는 거의 동일하므로, 출력전류 i는In the above circuit, since the collector current and emitter current of Q ₅₆ are almost the same, the output current i is

(10)

10

과 같이 나타낼 수 있다. 따라서, V₁₁과 동일한 특성을 갖는 전류출력이 얻어지고, 그 값은 R₅₅에 의해 임의로 제어할 수 있다.It can be expressed as Therefore, a current output having the same characteristics as V ₁₁ is obtained, and the value thereof can be arbitrarily controlled by R ₅₅ .

본 실시예를 이미 기술한 각 실시예의 정전류원으로서 사용하면, 매우 고안정의 제어가 가능하게 된다. 특히, 온도에 관해서는 목적에 따라서 정전원의 온도계수를 0 또는 정·부중 임의의 값으로 설정하고, 그것에 의해 회로의 동작특성을 임의로 제어할 수 있다.When the present embodiment is used as the constant current source of each of the embodiments described above, highly reliable control is possible. In particular, regarding the temperature, the temperature coefficient of the electrostatic source can be set to 0 or any value between positive and negative according to the purpose, whereby the operating characteristics of the circuit can be arbitrarily controlled.

또, 본 실시예의 내부전압 V₁₁은 고안정의 정전압원으로서 사용할 수도 있다. 이 때, 정전류출력 i가 불필요한 경우에는 그 출력단자를 Vcc에 접속하면 좋다.Further, in this embodiment the internal voltage V ₁₁ may be designed as a defined constant voltage source. At this time, when the constant current output i is unnecessary, the output terminal may be connected to Vcc.

V₁₁은 예를 들면 제20도의 V_CONT'로서 사용할 수도 있고, 이 경우에는 차동증폭기의 온도특성을 제어할 수 있다.V ₁₁ may be used, for example, as V _CONT ′ in FIG. 20, in which case the temperature characteristics of the differential amplifier can be controlled.

지금까지 몇 가지 구체적인 실시예를 들어서 본 발명에 의한 회로특성의 제어법에 대해서 설명하였다. 이들 실시예는 용이하게 실현할 수 있지만, 집적도를 높이기 위해서 미세한 소자로 구성하는 경우에는 소자의 내압이 낮아지고, 외부전압 Vcc를 소자에 직접 의뢰하는 것이 곤란하게 되는 경우도 있을 수 있다. 또, 외부전압이 변동하면, 원하는 특성을 얻는 것이 곤란하게 되는 경우도 있을 수 있다. 이와 같은 경우에는 제4도, 제5도, 제16도의 실시예와 같이, 칩내부에서 안정한 전압 V_I를 형성해서 이것은 Vcc대신에 사용하여도 좋다. 이 때, 경우에 따라서 Vcc를 인가해도 문제가 없는 경우에는 Vcc를 인가해도 좋다. 그렇게 하면, 전압 V_I를 발생하는 전압원의 부담이 감소되므로, 보다 고안정으로 V_I를 유지할 수 있다.Some specific examples have been described so far and the control method of the circuit characteristics according to the present invention has been described. Although these embodiments can be easily realized, in the case of using a fine element for increasing the degree of integration, the breakdown voltage of the element may be low, and it may be difficult to directly request the external voltage Vcc directly to the element. In addition, when the external voltage fluctuates, it may be difficult to obtain desired characteristics. In such a case, as in the embodiments of FIGS. 4, 5, and 16, a stable voltage V _I may be formed inside the chip, which may be used instead of Vcc. At this time, Vcc may be applied in some cases, and in the case where there is no problem, Vcc may be applied. By doing so, the burden on the voltage source generating the voltage V _I is reduced, so that V _I can be maintained more stably.

제34도는 내부전압 V_I를 사용한 경우에 그 동작속도를 원하는 값으로 제어하기 위한 1실시예를 도시한 것이다. 여기에서는 제11도에 도시한 CMOS인버터를 제21도, 제22도의 회로에 의해 제어하는 경우를 예로서 설명하지만, 이것에 한정하지 않고 지금까지 기술한 각종 실예에 응용할 수 있다. 제34도에서는 pMOS T_P2와 T_PR, nMOS T_N2와 T_NR은 전류미러를 이룬다. 따라서, 상기 실시예와 마찬가지로 T_PR에 대한 T_P2의 크기를 적당하게 설벙하면, 구동회로 DRIV의 충전전류를 임의의 값으로 설정할 수 있다. 또, T_NR에 대한 T_N2의 크기를 적당하게 설정하면, 방전전류를 임의의 값으로 설정할 수 있다. 여기에서, pMOS T_PR과 T_P2의 소오스전압 및 전류원 CC2의 전원전압 V_I를 소자내압보다 낮은 값으로 유지하면, 소자내압이 낮은 미세소자를 사용할 수 있다. 또, 본 실시예는 출력진폭도 V_I로 되므로 다음단에 입력되는 전압도 안정하게 제어할 수 있고, 다음단의 동작도 안정하게 유지할 수 있다. 또 V_CONT, V_CONT' 발생회로(31), (32)는 여러개의 회로에서 공유할 수 있고, 이 경우에도 T_P2, T_N2의 크기를 회로마다 설정하면 각각의 회로를 원하는 속도로 제어할 수 있다.34 shows one embodiment for controlling the operation speed to a desired value when the internal voltage V _I is used. Although the case where the CMOS inverter shown in FIG. 11 is controlled by the circuits of FIG. 21 and FIG. 22 is described as an example, it is not limited to this, It can apply to the various examples described so far. In FIG. 34, pMOS T _P2 and T _PR and nMOS T _N2 and T _NR form a current mirror. Therefore, similarly to the above embodiment, if the magnitude of T _P2 with respect to T _PR is appropriately described, the charging current of the driving circuit DRIV can be set to an arbitrary value. In addition, if properly set the size of the T _N2 for T _NR, it may set the discharge current to an arbitrary value. Here, if the source voltage of the pMOS T _PR and T _P2 and the power supply voltage V _I of the current source CC2 are kept lower than the device breakdown voltage, a microelement having a low device breakdown voltage can be used. In addition, in the present embodiment, the output amplitude is also V _I , so that the voltage input to the next stage can be controlled stably, and the operation of the next stage can also be stably maintained. In addition, V _CONT and V _CONT 'generation circuits 31 and 32 can be shared by multiple circuits. In this case, if the sizes of T _P2 and T _N2 are set for each circuit, each circuit can be controlled at a desired speed. Can be.

다음에, 제4도, 제5도, 제34도 등과 같이 칩내부에서 Vcc보다 낮은 전압을 발생하는데 적합한 전압변환회로의 실시예에 대해서 기술한다.Next, an embodiment of a voltage conversion circuit suitable for generating a voltage lower than Vcc in the chip, as shown in FIGS. 4, 5, 34, and the like, will be described.

제35도는 전압변환회로의 구성을 도시한 1실시예이다. 여기에도 A는 전압변환회로, F는 정전압 발생회로, G는 증폭기이다. 정전압 발생회로 F는 외부전원전압 Vcc에서 정전압 V_I1를 발생한다. 증폭기 G는 상기 전압 V_I1을 증폭해서 내부회로(2) 또는 제어회로의 일부(3A)에 필요한 전압값 V_I를 제어선(5I)로 출력한다. 여기에서, 전압 V_I는 정전압회로 F와 증폭기 G에 의해서 여러가지 특성을 갖게 할 수 있다. 예를 들면, 온도의존성및 외부전원전압 의존성을 보상하면, 제34도와 같은 회로의 출력진폭을 Vcc 및 온도에 의존하지 않고 일정하게 할 수 있으므로, 보다 고안정의 동작을 실현할 수 있다. 본 실시예에 의하면, 정전압회로의 출력전압 V_I1을 증폭기G에 의해 원하는 전압값으로 증폭할 수 있다. 이 때문에, 정전압회로의 출력전압 V_I1의 값에 제한받는 일없이 전압 V_I의 값을 설정할 수 있다.35 shows one embodiment of the configuration of the voltage conversion circuit. Again, A is a voltage conversion circuit, F is a constant voltage generating circuit, and G is an amplifier. The constant voltage generating circuit F generates the constant voltage V _I1 at the external power supply voltage Vcc. The amplifier G amplifies the voltage V _I1 and outputs the voltage value V _I required for the internal circuit 2 or part 3A of the control circuit to the control line 5I. Here, the voltage V _I can have various characteristics by the constant voltage circuit F and the amplifier G. For example, by compensating for the temperature dependence and the external power supply voltage dependence, the output amplitude of the circuit as shown in FIG. 34 can be made constant without depending on Vcc and temperature, so that a highly stable operation can be realized. According to the present embodiment, the output voltage V _I1 of the constant voltage circuit can be amplified to the desired voltage value by the amplifier G. Therefore, the value of the voltage V _I can be set without being limited to the value of the output voltage V _I1 of the constant voltage circuit.

제36도에 도시한 실시예는 제35도에 있어서 증폭기 G를 차동앰프 GD와 귀환회로 H에 의해서 구성한 것이다. 여기에서, 귀환회로 H는 전압 V_I가 원하는 값을 취할 때에 출력 I₂로 정전압 V_I1과 동일한 전압이 출력되도록 설계한다. 본 실시예에 의하면, 출력전압 V_I의 변동을 귀환회로 H를 통해서 귀환하고 있으므로, 제어선(5I)에서 공급하는 전류가 시간과 함께 고속으로 변화하는 경우에도 출력전압 V_I의 값을 정밀도좋게 일정하게 유지할 수 있다.In the embodiment shown in FIG. 36, the amplifier G is constituted by the differential amplifier GD and the feedback circuit H in FIG. Here, the feedback circuit H is designed such that the same voltage as the constant voltage V _I1 is output to the output I ₂ when the voltage V _I takes the desired value. According to this embodiment, since the fluctuation of the output voltage V _I is fed back through the feedback circuit H, even if the current supplied from the control line 5I changes at high speed with time, the value of the output voltage V _I can be precisely adjusted. You can keep it constant.

제37도는 제35도 및 제36도의 실시예에 있어서의 정전압 발생회로 F의 구체적인 구성예를 도시한 것으로서, 제33도에 도시한 전류원에 있어서 바이폴라 트랜지스터 Q₅₆의 컬렉터를 Vcc에 접속한 회로이다. 제37도의 회로에 있어서 출력전압 V_I1과 그 온도의존성은 식 (8), (9)에 의해 주어진다. 저항의 비 또는 바이폴라 트랜지스터의 전류밀도의 비를 변경하는 것에 의해서 온도의존성을 설정할 수 있는 것은 이미 기술한 바와 같다.FIG. 37 shows a specific configuration example of the constant voltage generating circuit F in the embodiments of FIGS. 35 and 36, which is a circuit in which the collector of the bipolar transistor Q ₅₆ is connected to Vcc in the current source shown in FIG. . In the circuit of FIG. 37, the output voltage V _I1 and its temperature dependence are given by equations (8) and (9). As described above, the temperature dependency can be set by changing the ratio of the resistance or the ratio of the current density of the bipolar transistor.

본 실시예를 제35도 및 제36도에 도시한 실시예의 정전압 발생회로 F로 사용하는 경우에는 후단의 증폭기 G 또는 차동앰프 GD, 귀환회로 H의 온도특성에 맞게

의 값을 설계하는 것에 의해서 전압변환회로 A의 출력전압 V_I의 온도의존성을 0 또는 원하는 값으로 할 수 있다.In the case where the present embodiment is used as the constant voltage generating circuit F of the embodiments shown in FIGS. 35 and 36, the temperature of the amplifier G or the differential amplifier GD and the feedback circuit H of the rear stage are matched.

By designing the value of, the temperature dependence of the output voltage V _I of the voltage conversion circuit A can be made 0 or a desired value.

이 제37도에 도시한 구성은 일반적으로 밴드갭 기준회로라 하며,「ANALYSIS AND DESIGN OF ANALOG INTEGRATED CIRCUTIS」(PAUL R. GRAY, ROBERT G. MEYER저, JOHN WILEY AND SONS, Inc. 1977년 발행)의 pp.259의 제4도중 30a로 기재한 위들러 밴드갭 기준회로(Widlar band-gap reference)의 출력에 출력단 J를 마련한 것과 거의 동일한 것이다.The configuration shown in FIG. 37 is generally referred to as a bandgap reference circuit, `` ANALYSIS AND DESIGN OF ANALOG INTEGRATED CIRCUTIS '' (by PAUL R. GRAY, ROBERT G. MEYER, published by JOHN WILEY AND SONS, Inc. 1977). It is almost the same as providing the output terminal J at the output of the Widlar band-gap reference described in Fig. 30a of pp. 259 of pp. 259.

또한, 제37도의 실시예에 있어서는 외부전압 Vcc가 바이폴라 트랜지스터의 베이스-에미터 순방향전압의 거의 2배, 약 1.8V를 초과하면 전압 V_I1은 Vcc에 의존하지 않고 거의 일정하게 된다. 따라서, 본 실시예를 제35도, 제36도에 사용하면 온도의존성, 외부전압 의존성이 없는 출력전압 V_I를 용이하게 얻을 수 있다.In addition, in the embodiment of Fig. 37, when the external voltage Vcc is almost twice the base-emitter forward voltage of the bipolar transistor and exceeds about 1.8V, the voltage V _I1 becomes almost constant without depending on Vcc. Therefore, when the present embodiment is used in FIGS. 35 and 36, the output voltage V _I without temperature dependency and external voltage dependency can be easily obtained.

그런데, 지금까지 설명해 온 실시예와 같은 동일한 반도체기판 내에 정전압회로 F와 그밖의 회로를 동시에 형성하는 경우에는 양자에 사용하는 트랜지스터는 MOS트랜지스터 또는 바이폴라 트랜지스터의 1종류로 통일한 쪽이 프로세스 공정을 간략화할 수 있어 제조코스트의 절감이 가능하게 되는 경우가 있다. 따라서, 정전압회로 F로서 제37도의 실시예와 같이 바이폴라 트랜지스터를 사용한 것은 아니고, MOS트랜지스터를 사용한 것이 바람직한 것이다. 그 경우에는 예를 들면 제32도에 있어서 MOS트랜지스터 T_N63의 드레인을 Vcc로 한회로의 V_I6을 사용하여도 좋고, 또는 OGUEY, Journal of Solid-State Circuit, SC-15, Jun, '80 또는 BLAUSCHILD, Journal of Solid-State Circuit, SC-13, Dec. '78에 기재된 정전압 발생회로 등을 사용하면 좋다.By the way, when the constant voltage circuit F and the other circuits are simultaneously formed in the same semiconductor substrate as in the above-described embodiment, the transistors used in both of them are MOS transistors or bipolar transistors. In some cases, the manufacturing cost can be reduced. Therefore, the bipolar transistor is not used as the constant voltage circuit F as in the embodiment of Fig. 37, but a MOS transistor is preferably used. In that case, for example, in FIG. 32, the drain of the MOS transistor T _N63 may be Vcc, and V _I6 of one circuit may be used, or OGUEY, Journal of Solid-State Circuit, SC-15, Jun, '80 or BLAUSCHILD, Journal of Solid-State Circuits, SC-13, Dec. The constant voltage generation circuit described in '78 may be used.

제38도는 제36도에 있어서의 차동증폭회로 GD의 구체적인 실시예이다.FIG. 38 shows a specific embodiment of the differential amplifier circuit GD in FIG.

제38도에 있어서는 단자 I₁에 정전압회로 F의 출력전압 V_I1이, 단자 I₂에 귀환회로의 출력전압 V_I2가 인가된다. 본 실시예에서는 단자 I₁, I₂가 바이폴라 트랜지스터의 베이스전극이기 때문에 이득이 높고, 전압 V_I의 변동을 작게 억제할 수 있다. 또한, 제38도에 있어서의 p채널 MOS트랜지스터를 제39도와 같이 저항으로 대용할 수도있다. 이 저항은 바이폴라 트랜지스터의 베이스 확산층으로 구성할 수 있으므로, 바이폴라 트랜지스터의 컬렉터용의 불순물층내에 형성할 수 있다. 따라서, 회로의 레이아웃 면적을 저감할 수 있다.In claim 38, the output terminal voltage V _I1 of the constant-voltage circuit F to I _1, is applied to the output voltage V _I2 of the feedback circuit to the terminal I ₂ in Fig. In this embodiment, the terminals I ₁ and I ₂ are the base electrodes of the bipolar transistor, so that the gain is high and the variation in the voltage V _I can be suppressed small. The p-channel MOS transistor shown in FIG. 38 can also be substituted for the resistor as shown in FIG. Since this resistor can be comprised by the base diffusion layer of a bipolar transistor, it can be formed in the impurity layer for the collector of a bipolar transistor. Therefore, the layout area of the circuit can be reduced.

또한, 제38도, 제39도의 차동앰프의 전류원으로서는 여러가지 회로가 고려되지만, 제40도 및 제41도와 같이 1개의 MOS트랜지스터로 실현하는 것도 가능하다. 여기에서, MOS트랜지스터 T_I61, T_I71의 게이트를 I₁에 접속하였다. V_I1은 상기와 같이 Vcc에 대해서 일정값으로 되므로, 이와 같이 하면 Vcc에 대해서 앰프의 전류를 일정하게 유지할 수 있다. 또, 앰프의 특성을 안정하게 제어할 필요가 있는 경우에는 제18도∼제20도에 도시한 바와 같이 회로를 사용하여 여러가지 제어를 실행할 수도 있다.Although various circuits are considered as current sources of the differential amplifiers of FIGS. 38 and 39, it is also possible to realize one MOS transistor as shown in FIGS. 40 and 41. Here, the gates of the MOS transistors T _I61 and T _I71 were connected to I ₁ . Since V _I1 becomes a constant value for Vcc as described above, the current of the amplifier can be kept constant with respect to Vcc. In addition, when it is necessary to control the characteristics of the amplifier stably, as shown in Figs. 18 to 20, various controls can be executed using a circuit.

제42도는 제36도에 있어서의 귀환회로 H의 구체적인 실시예를 도시한 것이다.FIG. 42 shows a specific embodiment of the feedback circuit H in FIG.

제42도에 있어서는 제어선(5I)의 전압 V_I에 대해서 출력단자 I₂에는In FIG. 42, the output terminal I ₂ is connected to the voltage V _I of the control line 5I.

(11)

(11)

이 출력되고, 제36도의 차동 증폭기에 입력된다. 따라서 정전압회로의 F의 출력전압을 V_I1, 제어선(5I)로 출력하고자 하는 원하는 전압을 V_I0로 해서Is output and input to the differential amplifier of FIG. Therefore, the output voltage of F of the constant voltage circuit is V _I1 and the desired voltage to be output to the control line 5I is V _I0 .

(12)

(12)

를 만족하도록 저항 R₈₁, R₈₂를 설계하면 V_I=V_I0이고 V_I1=V_I2로 되고, 제어선(5I)의 전압은 원하는 전압 V_I0에서 안정한다. 여기서 정전압회로 F의 출력전압 V_I1를 상기와 같이 온도의존성이 0으로 되도록 설계하면 상기 전압 V_EO의 온도의존성도 거의 0으로 할 수 있다.Designing the resistors R ₈₁ and R ₈₂ to satisfy V _i = V _I0 and V _I1 = V _I2 , the voltage of the control line 5I is stable at the desired voltage V _I0 . If the output voltage V _I1 of the constant voltage circuit F is designed such that the temperature dependency is zero as described above, the temperature dependency of the voltage V _EO can be almost zero.

또한, 필요에 따라서 V_IO에 원하는 온도의존성을 갖게 하는 것이 가능한 것은 물론이다.In addition, it is, of course, possible to give V _IO the desired temperature dependence as needed.

제43도는 제36도에 있어서의 귀환회로 H의 다른 실시예를 도시한 것이다. 제43도의 실시예에 있어서는 제어선(5I)를 직접 저항에 접속하지 않고, 바이폴라 트랜지스터 Q₉₁의 베이스 전극에 접속하였다. 따라서 바이폴라 트랜지스터 Q₉₁에 의해 전류가 증폭되어도 제42도보다 더욱 고속 동작을 실현할 수 있다. 또, 차동앰프 GD의 부하 전류도 경감할 수 있다. 제43도에 있어서는 식 (11), (12)는 각각FIG. 43 shows another embodiment of the feedback circuit H in FIG. [0116] In the embodiment example 43 ° without having to access the control line (5I) in direct resistance was connected to the base electrode of the bipolar transistor Q _91. Therefore, even if the current is amplified by the bipolar transistor Q ₉₁ , a higher speed operation than that in FIG. 42 can be realized. In addition, the load current of the differential amplifier GD can be reduced. In Fig. 43, equations (11) and (12) are respectively

이 되므로, 식 (14)를 만족하도록 저항 R₉₁, R₉₂의 값을 결정하면 좋다.Therefore, the values of the resistors R ₉₁ and R ₉₂ may be determined so as to satisfy the formula (14).

단, 이 경우는 식 (14)에서 명확한 바와 같이,In this case, however, as is clear from Equation (14),

(15)

(15)

로 되므로, 식 (15)의 제2항에 의해 전압 V_IO의 온도의존성은 전압 V_I1의 온도의존성과 일치하지 않는다. 이 경우에는 식 (11)에 의해Therefore, the temperature dependence of the voltage V _IO does not coincide with the temperature dependency of the voltage V _I1 by the second term of equation (15). In this case, by the formula (11)

(16)

(16)

로 되므로, 원하는 V_IO,

에 따라서 식 (15), (16)을 만족하도록 설계하면 좋고,

를 0으로 할 수도 있는 것은 물론이다., The desired V _IO ,

It may be designed to satisfy the formulas (15) and (16) according to

Of course it can also be 0.

한편 이상과 같은 회로를 사용하면 전원전압 Vcc가 과대하게 되었다고 하여도 출력전압을 Vcc보다 낮은 일정 값으로 할 수 있으므로, 미세한 소자를 파괴로부터 방지할 수 있다는 이점이 있다. 그러나 반면 유효한 에이징 테스트를 실시하는데는 반드시 적합하지 않은 경우가 있다.On the other hand, if the above circuit is used, even if the power supply voltage Vcc becomes excessive, the output voltage can be set to a constant value lower than Vcc, which has the advantage of preventing the minute device from being destroyed. But on the other hand, there are cases where it is not always appropriate to conduct a valid aging test.

통상의 집적회로에서는 최종 제조 공정후에 통상 동작에서 사용되는 전압보다 높은 전압을 고의로 회로내의 각 트랜지스터에 인가하고, 게이트 산화막 불량등에 의해 원래 고장이 발생하기 쉬운 트랜지스터를 초기에 발견하는 에이징 테스트를 실시하여 신뢰성을 보증하고 있다. 이 에이징 테스트에 의한 불량의 발견율을 향상시키기 위해서는 정상소자가 파괴되는 것보다 약간 낮은 전압을 각 소자에 인가할 필요가 있다. 그러나 상기와 같이 칩내부의 전압변환회로를 거쳐서 일정한 전원전압을 공급하도록 구성한 집적회로 칩에서는 내부회로에 충분한 에이징 전압이 인가되지 않을 우려가 있다. 이 경우에는 제44도에 도시한 바와 같이 전압변환회로에서 발생하는 전압 VI를 외부 전원전압 Vcc가 과잉으로 크게 되었을 때에 상승하도록 설계하면 된다. 제44도에서, 외부전원전압 Vcc가 V_CI에서 V_CE까지는 내부 발생전압 V_I를 일정한 값 V_IO로 유지하고, Vcc가 V_CE를 초과하면 Vcc의 상승에 따라서 상승하도록 하였다. 이와 같이 V_CE이상으로 Vcc를 상승시키면 V_I도 상승하므로, 에이징 테스트시에는 Vcc를 V_CE이상으로 올리면 칩내의 회로에 V_IO보다 높은 전압을 인가할 수 있다. 이 때문에 유효한 에이징 테스트를 실행할 수 있다.In a general integrated circuit, after the final fabrication process, a voltage higher than that used in normal operation is deliberately applied to each transistor in the circuit, and an aging test is performed to initially detect a transistor that is likely to malfunction due to a poor gate oxide film or the like. Guaranteed reliability. In order to improve the detection rate of defects by this aging test, it is necessary to apply a voltage slightly lower than that of the normal element to each element. However, in the integrated circuit chip configured to supply a constant power supply voltage through the voltage conversion circuit inside the chip as described above, there is a fear that sufficient aging voltage is not applied to the internal circuit. In this case, as shown in Fig. 44, the voltage VI generated in the voltage conversion circuit may be designed to rise when the external power supply voltage Vcc becomes excessively large. In FIG. 44, the external power supply voltage Vcc maintains the internal generated voltage V _I at a constant value V _IO from V _CI to V _CE , and when Vcc exceeds V _CE , the external power voltage Vcc rises as the Vcc rises. In this way, when Vcc is raised above V _CE , V _I also increases. Therefore, in an aging test, when Vcc is raised above V _CE , a voltage higher than V _IO can be applied to a circuit in the chip. This allows you to run valid aging tests.

제45도는 제44도에 도시한 전압 특성을 실현하기 위한 구체적인 실시예를 도시한 것이다. 제45도에 있어서의 정전압회로 F는 제37도의 실시예에 있어서 출력단 J의 바이폴라 트랜지스터의 컬렉터와 단자 D 사이에 저항 R₁₁₁을 삽입한 것이고, 차동증폭기 GD와 귀환회로 H는 제36도와 마찬가지로 접속하였다.45 shows a specific embodiment for realizing the voltage characteristics shown in FIG. The constant voltage circuit F in FIG. 45 is a resistor R ₁₁₁ inserted between the collector and the terminal D of the bipolar transistor of the output terminal J in the embodiment of FIG. 37. The differential amplifier GD and the feedback circuit H are connected in the same manner as in FIG. It was.

또, 바이폴라 트랜지스터 Q₁₁₁의 컬렉터를 바이폴라 트랜지스터 Q₁₁₂의 베이스에 접속하고, 상기 바이폴라 트랜지스터 Q₁₁₂의 에미터를 제어선(5I)에, 컬렉터를 Vcc에 접속하였다. 본 회로에 있어서는 외부 전원전압 Vcc가 출력전압 V_I의 안정점 V_IO에 도달한 후 바이폴라 트랜지스터 Q₁₁₂가 ON할 때까지는 V_I는 V_IO와 같이 일정하고, 바이폴라 트랜지스터 Q₁₁₂가 ON한 후에는 출력 전압은 Vcc와 함께 상승한다. 바이폴라 프랜지스터 Q₁₁₂가 온하는 점 V_CE는 다음식으로 주어진다.Further, a bipolar transistor the collector of the bipolar transistor Q ₁₁₁ to Q _112, and connected to the base of the control wire (5I) the emitter of the bipolar transistor Q _112, the collector was connected to Vcc. After the external power voltage after Vcc reaches the stable point V _IO of the output voltage V _I until the bipolar transistor Q ₁₁₂ is ON, V _I is constant as V _IO, and the bipolar transistor Q ₁₁₂ is ON in the present circuit The output voltage rises with Vcc. The point V _CE at which the bipolar transistor Q ₁₁₂ is turned on is given by

V_CE=V_IO+V_BE(Q₁₁₂)+R₁₁₁·i₁₁(17)V _CE = V _IO + V _BE (Q ₁₁₂ ) + R _{111i 11} (17)

여기에서, 전류 i₁₁은 저항 R₁₁₁을 흐르는 전류로서 다음식을 만족한다.Here, the current i ₁₁ is a current flowing through the resistor R ₁₁₁ and satisfies the following equation.

i₁₁=V_I1/R₁₁₂(18)i ₁₁ = V _I1 / R ₁₁₂ (18)

따라서,therefore,

(19)

(19)

이고, V_CE이상으로 Vcc가 상승하면 V_I는 다음식에 따라서 상승한다.When Vcc rises above V _CE , V _I rises according to the following equation.

V_I=Vcc-R₁₁₁·i₁₁-V_BE(Q₁₁₂)V _I = Vcc-R _{111i 11} -V _BE (Q ₁₁₂ )

(20)

20

이상과 같이 본 실시예에 의하면 외부전압 Vcc가 V_CE를 초과하면 전압 V_I가 Vcc에 따라 상승하기 때문에 에이징 테스트를 유효하게 실행할 수 있다.As described above, according to the present embodiment, when the external voltage Vcc exceeds V _CE , the voltage V _I increases with Vcc, so that the aging test can be effectively executed.

그런데 V_I0의 온도의존성을 0으로 설계했을 때의 V_CE의 온도의존성은 식 (19)에 의해However, when the temperature dependence of V _I0 is designed to be 0, the temperature dependence of V _CE is expressed by equation (19).

(21)

(21)

한편, Vcc>V_CE에서의 V_I의 온도의존성은On the other hand, the temperature dependence of V _I at Vcc> V _CE

(22)

(22)

로 된다. 여기에서, 귀환회로 H로 제42도의 회로를 사용했을 때에는 식 (12)에 의해

이므로It becomes Here, when using the circuit of FIG. 42 as the feedback circuit H, it is represented by Formula (12).

Because of

Vcc>V_CE에 의해,By Vcc> V _CE ,

로 된다.It becomes

통상 V_BE의 온도의존성 약-2mV/℃이므로, V_CE의 온도의존성 및 V_CE>Vcc에서의 V_I의 온도의존성은 매우작다. 또, 귀환회로 H로 제43도의 실시예를 사용한 경우에는

으로 하였을 때에 식 (14)식에 의해Since the temperature dependence of about -2mV / ℃ of a normal V _BE, the temperature dependence of V _I V _CE at V _CE, and the temperature dependence> of Vcc is very small. In the case of using the embodiment of FIG. 43 as the feedback circuit H,

Equation (14)

로 되므로, 식 (21), (22)에 의해Since the equations (21) and (22)

(23A)

(23A)

Vcc>V_CE에 의해Vcc> V by _CE

(23B)

(23B)

로 된다. 여기에서, 식 (15), (19)에 의해

를 η으로 놓으면,It becomes Here, by the formulas (15) and (19)

If is set to η,

=(1+η) V_I0+V_BE(Q₁₁₂)-η·V_BE(Q₉₁) (23C)= (1 + η) V _I0 + V _BE (Q ₁₁₂ ) -ηV _BE (Q ₉₁ ) (23C)

가 성립한다. 따라서, 예를 들면, V_CE=6V, V_IO=4V로 하였을 때에는 V_BE(Q₁₁₂)=V_BE(Q₉₁)=0.8V로서, η=3/8로 되고, 식 (23A), 식 (23B)에서

및 Vcc>V_CE에서의

는 각각의 약-1.25mV/℃ 및 약 1.25mV/℃로 되므로, 귀환회로 H로 제43도의 회로를 사용한 경우에도 V_CE의 온도의존성 및 Vcc>V_CE에서의 V_I의 온도의존성은 매우작다. 또, 제43도의 회로를 사용했을 때에는 V_CE의 값을 V_IO의 대략 2배 근방으로 하는 것에 의해서, V_CE의 온도의존성과 Vcc>V_CE에서의 V_I의 온도의존성도 동시에 거의 0으로 할 수 있다. 즉, V_BE(Q₁₁₂)≒V_BE(Q₉₁)로 하면, 식 (23C)에 의해 η=1일 때 V_CE≒2V_IO로 되고,

로서 식 (23A)에 의해

으로 된다. 또, 식 (23B)에 의해 Vcc>V_CE에서

으로 된다. 이상 기술한 바와 같이 귀환회로 H로 제42도의 회로를 사용했을 때에도 제43도의 회로를 사용했을 때에도 제44도의 전압특성을 거의 온도변동없이 실현할 수 있고, Vcc>V_CE에서의 통상동작영역에 있어서도 Vcc>V_CE에 있어서의 에이징 테스트의 영역에 있어서도 온도의존성이 거의 없는 전압 V_I를 발생할 수 있고, 내부회로군을 안정하게 동작시킬 수 있다.Is established. Thus, for example, when V _CE = 6 V and V _IO = 4 V, V _BE (Q ₁₁₂ ) = V _BE (Q ₉₁ ) = 0.8 V, where η = 3/8, and the formula (23A) From 23B

And at Vcc> V _CE

Is about -1.25 mV / ° C and about 1.25 mV / ° C, therefore, even when the circuit of FIG. 43 is used as feedback circuit H, the temperature dependency of V _{CE and} the temperature dependency of V _I at Vcc> V _CE are very small. . When the circuit of FIG. 43 is used, the value of V _CE is approximately twice that of V _IO , so that the temperature dependence of V _{CE and} the temperature dependence of V _I at Vcc> V _CE can be made almost zero at the same time. Can be. _{I.e., V BE (Q 112) ≒} V BE When a (Q _91), and a V _CE ≒ 2V _IO when η = 1 days by equation (23C),

By the formula (23A)

Becomes Further, in the Vcc> V _CE by the formula (23B)

Becomes As described above, even when the circuit of FIG. 42 is used as the feedback circuit H and when the circuit of FIG. 43 is used, the voltage characteristic of FIG. 44 can be realized almost without temperature fluctuations, and even in the normal operation region at Vcc> V _CE . Also in the area of the aging test at Vcc> V _CE , voltage V _I having little temperature dependence can be generated, and the internal circuit group can be stably operated.

상기한 바와 같이, V_IO에 필요에 따라 온도의존성을 갖게 하는 것도 물론 가능하다. 또, 에이징 테스트 영역의 온도의존성을 V_IO와 독립해서 설정할 필요가 있을 때에는 제37도와 같이 Q₁₁₁의 컬렉터를 Vcc에 접속하여 K의 바이어스용으로 R₁₁₁과 원하는 온도의존성을 갖는 전류원을 F와는 별도로 마련하면 좋다.Also has a temperature dependency as needed, V _IO as described above is of course possible. In addition, the current source having a temperature dependency and the desired R ₁₁₁ for the bias of the K to access when it is necessary to set the temperature dependency of the aging test zone independently with V _IO the collector of the steps of claim 37 help Q ₁₁₁ to Vcc F apart from You should prepare.

제45도에 있어서는 Vcc≥V_CE에서 전압 V_I를 상승시키기 위해 바이폴라 트랜지스터 Q₁₁₂를 사용하였다. 그러나, nMOS트랜지스터 Q₁₁₂를 치환하여 상기 nMOS트랜지스터의 게이트를 단자 K에, 드레인 Vcc에, 소오스를 E에 접속해서 구성하는 것도 가능한 것은 물론이다. 이 때, 단자 K는 nMOS트랜지스터의 게이트를 접속 되므로 전류를 공급할 필요는 없다. 따라서, 정전압 발생회로의 설계를 용이하게 할 수 있다.In FIG. 45, a bipolar transistor Q ₁₁₂ was used to raise the voltage V _I at Vcc ≧ V _CE . However, it is also possible as well as to the gate of the nMOS transistor to replace the nMOS transistor Q ₁₁₂ to the terminal K, the drain Vcc, configured to connect the source to the E. At this time, since the terminal K is connected to the gate of the nMOS transistor, it is not necessary to supply a current. Therefore, the design of the constant voltage generation circuit can be facilitated.

이상 기술한 실시예에 의하면, 원하는 온도의존성을 갖고 원하는 범위에서 외부전원 압에도 의존하지 않는 안정한 전압을 제어선(5I)에서 공급할 수 있다. 따라서, 동일칩내의 회로를 안정하게 동작시킬 수 있다. 그러나, 제어선(5I)에서 공급되는 전류가 특히 큰 경우 등에 있어서는 전압의 변동을 방지하기 위해 전압변환회로 A에 전류증폭용의 버퍼회로를 부가해서 버퍼회로의 출력(5I')를 제어선으로서 사용하면 좋다.According to the embodiment described above, the control line 5I can supply a stable voltage having a desired temperature dependency and not depending on the external power supply voltage in a desired range. Therefore, the circuit in the same chip can be operated stably. However, in the case where the current supplied from the control line 5I is particularly large, in order to prevent voltage variations, a buffer circuit for current amplification is added to the voltage conversion circuit A so that the output 5I 'of the buffer circuit is used as the control line. It is good to use.

제46도는 상기 버퍼회로의 1실시예를 도시한 것으로서, C₁₂₁, C₁₂₂는 단자 N_B, 제어선(5I')의 전위변동을 작게 하기 위한 캐패시터이다. 제46도에 있어서 (5I')의 전압 V_I'는FIG. 46 shows one embodiment of the buffer circuit, where C ₁₂₁ and C ₁₂₂ are capacitors for reducing the potential variation of the terminal N _B and the control line 5I '. In FIG. 46, the voltage V _I 'of (5I')

V_I'=Vcc-V_BE(Q₁₂₁)(Vcc≤V_I+V_BE(Q₁₂₁)) (24) 또는V _I '= Vcc-V _BE (Q ₁₂₁ ) (Vcc≤V _I + V _BE (Q ₁₂₁ )) (24) or

V_I'=V_I+V_BE(Q₁₂₁)-V_BE(Q₁₂₂)(Vcc>V_I+V_BE(Q₁₂₁)) (25)V _I '= V _I + V _BE (Q ₁₂₁ ) -V _BE (Q ₁₂₂ ) (Vcc> V _I + V _BE (Q ₁₂₁ )) (25)

로 나타내어진다.It is represented by

따라서, 본 실시예에서는Therefore, in this embodiment

Vcc≥V_I+V_BE(Q₁₂₁) (26)Vcc≥V _I + V _BE (Q ₁₂₁ ) (26)

의 영역에 있어서 V_I'는 V_I와 거의 동일하게 된다. V_I의 발생회로에 상술한 실시예를 사용하는 것에 의해서, V_I'의 온도의존성도 제어할 수 있다. 본 회로에서, (5I')는 바이폴라 트랜지스터의 에미터에 접속되어 있으므로, 제어선(5I')보다 큰 전류를 공급할 수 있다. 즉, 회로로 공급하는 전류가 큰 경우에도 전압 V_I'를 안정하게 유지할 수 있다.V _i 'becomes substantially the same as V _I in the region of. Due to the use of the embodiment described above in the generation circuit of the V _I, it can also control the temperature dependence of V _I '. In this circuit, since 5I 'is connected to the emitter of the bipolar transistor, it is possible to supply a larger current than the control line 5I'. That is, even when the current supplied to the circuit is large, the voltage V _I ′ can be kept stable.

제47도는 제46도의 바이폴라 트랜지스터를 MOS트랜지스터로 치환한 예이다. 본 실시예에서는 V_TH(T_M132)를 MOS트랜지스터의 임계전압으로 해서FIG. 47 shows an example in which the bipolar transistor in FIG. 46 is replaced with a MOS transistor. In this embodiment, V _TH (T _M132 ) is set as the threshold voltage of the MOS transistor.

Vcc≥V_I+V_TH(Q₁₃₂) (27)Vcc≥V _I + V _TH (Q ₁₃₂ ) (27)

의 영역에 있어서 V_I'는 거의 V_I와 동일하게 된다.In the region of V _I 'is almost equal to V _I.

MOS트랜지스터의 임계전압은 용이하게 제어할 수 있으므로, 본 실시예에서는 Vcc가 낮아졌을 때부터 V_I'를 V_I와 동일하게 해서 출력전압 V_I'의 안정화를 도모할 수 있다.Since the threshold voltage of the MOS transistor can be easily controlled, it is possible in this embodiment, in the same way as the output voltage V _I V _I, V _I When Vcc is turned from low to stabilize the.

상술한 2개의 실시예에서는 전압 V_I와 버퍼회로의 출력전압 V_I'가 동일하게 되는 외부전압의 범위가 식 (26), 식 (27)에 의해 나타내어진 바와 같이 바이폴라 트랜지스터의 베이스-에미터간의 순방향전압 또는 MOS트랜지스터의 임계전압에 의해 제어되어 버린다.In the above two embodiments, the range of the external voltage at which the voltage V _I and the output voltage V _I ′ of the buffer circuit are equal is the base-emitter of the bipolar transistor as shown by equations (26) and (27). It is controlled by the forward voltage or the threshold voltage of the MOS transistor.

따라서, 예를 들면 외부전압 Vcc가 4V 이상일 때 전압변환회로의 출력전압 V_I가 4V로 일정하게 되도록 설계하였다고 해도, 제46도의 버퍼출력전압 V_I'는 Vcc가 약 4.8V 이상으로 되지 않으면 4V로 일정하게 되지 않는다. 그 때문에, 외부전압 Vcc에 대한 내부회로의 동작 마진이 좁아지는 일도 있을 수 있다. 이와 같은 경우에도 제48도에 도시한 바와 같은 버퍼회로를 사용하면 좋다.Thus, for example, even if the output voltage V _I of the voltage conversion circuit is constant at 4 V when the external voltage Vcc is 4 V or more, the buffer output voltage V _I ′ in FIG. 46 is 4 V unless Vcc becomes about 4.8 V or more. It does not become constant. Therefore, the operation margin of the internal circuit with respect to the external voltage Vcc may be narrowed. Even in such a case, a buffer circuit as shown in FIG. 48 may be used.

제48도는 (5I')를 p채널 MOS트랜지스터 T_M141의 드레인에 접속하고, 이 MOS트랜지스터의 소오스를 외부전원 Vcc에 접속해서 게이트 G₁₄₁를 차동앰프 O의 출력 전압으로 제어하도록 한 것이다. 여기에서, 차동앰프의 입력단자에는 각각 전압변환회로 A의 출력전압 V_I와 본 버퍼회로의 출력전압 V_I'를 입력하였다. 여기에서, 캐패시터 C₁₄₁은 출력전압 V_I'의 변동을 억제하기 위한 것이다. 본 구성에 의하면, 상기 차동앰프에 의해서 출력전압 V_I'가 전압 V_I와 동일한 값으로 유지된다. 따라서, 제46도, 제47도의 실시예와는 달리, 출력전압 V_I'를 외부전압 Vcc에 의존하지 않고 전압 V_I와 동일하게 할 수 있으므로, 외부전압 Vcc의 넓은 범위에서 안정한 전압을 얻을 수 있다.FIG. 48 is a diagram in which (5I ') is connected to the drain of the p-channel MOS transistor T _M141 , and the source of this MOS transistor is connected to an external power supply Vcc to control the gate G ₁₄₁ to the output voltage of the differential amplifier O. Here, the output voltage V _I of the voltage conversion circuit A and the output voltage V _I ′ of this buffer circuit were input to the input terminals of the differential amplifier, respectively. Here, the capacitor C ₁₄₁ is for suppressing the fluctuation of the output voltage V _I ′. With this arrangement, the output voltage V _I 'by the differential amplifier is maintained at a value equal to the voltage V _I. Therefore, unlike the embodiments of FIGS. 46 and 47, the output voltage V _I ′ can be made the same as the voltage V _I without depending on the external voltage Vcc, so that a stable voltage can be obtained in a wide range of the external voltage Vcc. have.

제49도는 제48도의 구체적인 회로구성의 1예를 도시한 것이다. 제49도에 있어서, 단자 P, P에는 각각 역상의 신호를 인가한다. 이하, 신호 p가 고레벨, P가 저레벨에 있을 때에 대해서 회로동작을 설명하지만, 신호 p가 저레벨, P가 고레벨에 있는 경우에도 마찬가지이다.FIG. 49 shows an example of the specific circuit configuration of FIG. In FIG. 49, a reverse phase signal is applied to terminals P and P, respectively. The circuit operation will be described below when the signal p is at the high level and P is at the low level, but the same applies to the case where the signal p is at the low level and P is at the high level.

또, 본 실시예의 설명에 대해서는 Vcc를 5V, V_I를 4V를 해서 설명하지만, 다른 전압관계에 있을 때에도 마찬가지이다.In addition, as for the description of the present embodiment described with reference to the Vcc 5V, V _I to 4V, but the same is true even when the other voltage relationships.

또, 간단하게 하기 위해서 바이폴라 트랜지스터의 베이스-에미터 전압은 0.8V인 것으로 해서 설명한다. V_I가 4V일 때, 바이폴라 트랜지스터 Q₁₅₃의 베이스전위 V_B153은 1.6V로 된다. 이 때, 제어선(5I')의 전위 V_I'는 4V, 바이폴라 트랜지스터 Q₁₅₄의 베이스전위 V_B154는 1.6V로 된다. 여기에서, V_I'가 저하하면 V_B154도 저하하고, 바이폴라 트랜지스터 Q₁₅₄의 컬렉터전류는 감소한다. 한편, 바이폴라 트랜지스터 Q₁₅₃의 컬렉터전류는 증가하므로, 저항 R₁₅₁을 흐르는 전류가 증가한다. 그 결과, MOS트랜지스터 T_M141의 게이트 V_GM141이 저하한다. 따라서, MOS트랜지스터 T_M141의 드레인전류가 증가하고 V_I'가 상승해서 4V로 회복된다, 반대로, V_I'가 상승하면 V_GM141이 상승하고, MOS트랜지스터 V₁₄₁이 오프하고 V_I'는 하강하여 4V로 회복된다. 또, 여기에서 바이폴라 트랜지스터 Q₁₅₃의 컬렉터와 Vcc 사이에 다이오드 D₁₅₃∼D₁₅₅가 직렬로 접속되어 있으므로, 컬렉터전위는 2.6V보다 하강하는 일은 없다. 한편, 베이스전위 V_B153은 1.6V이므로, 바이폴라 트랜지스터 Q₁₅₃의 베이스전위는 항상 컬렉터 전위보다 낮다. 따라서, 바이폴라 트랜지스터 Q₁₅₃이 포화하는 일은 없다. 바이폴라 트랜지스터 Q₁₅₄의 베이스전위는 V_I'-2.4V, 컬렉터전위는 Vcc-2.4V이고, 통상 V_I는 Vcc보다 낮으므로 Q₁₅₄도 포화하는 일은 없다. 그런데, 제어선(5I')에 접속되는 회로가 대기상태에 있을 때에는 (5I')에서 흐르는 전류는 적어지고 일정한 경우가 많다. 이 때에는 앰프에 흐르는 전류를 감소시켜도 V_I를 일정하게 유지할 수 있고, 전류를 감소시키는 것에 의해 소비전력을 낮게 억제할 수 있다. 이를 위해서 저항 R₁₅₂의 저항값을 R₁₅₁보다 크게 하고, MOS트랜지스터 T_M153, T_M154, T_M155의 게이트폭을 각각 T_M156, T_M157, T_M158보다 크게 설정하고, 또한 (5I')에 접속되는 회로가 대기시에 있을 때에는 단자 P, P의 전위를 각각 저레벨, 고레벨로 전환하면 좋다.For simplicity, the base-emitter voltage of the bipolar transistor is described as 0.8V. When V _I is 4V, the base potential V _B153 of the bipolar transistor Q ₁₅₃ becomes 1.6V. At this time, the potential V _I ′ of the control line 5I ′ is 4V, and the base potential V _B154 of the bipolar transistor Q ₁₅₄ is 1.6V. Here, when V _I ′ decreases, V _B154 also decreases, and the collector current of the bipolar transistor Q ₁₅₄ decreases. On the other hand, since the collector current of the bipolar transistor Q ₁₅₃ increases, the current flowing through the resistor R ₁₅₁ increases. As a result, the gate of the MOS transistor T V _{GM141 M141} decreases. Therefore, the drain current of MOS transistor T _M141 increases and V _I 'rises to recover to 4V. On the contrary, when V _I ' rises, V _GM141 rises, MOS transistor V ₁₄₁ turns off and V _I 'falls. To 4V. In addition, since the diodes D ₁₅₃ to D ₁₅₅ are connected in series between the collector and Vcc of the bipolar transistor Q ₁₅₃ , the collector potential does not fall below 2.6V. On the other hand, since the base potential V _B153 is 1.6 V, the base potential of the bipolar transistor Q ₁₅₃ is always lower than the collector potential. Therefore, the bipolar transistor Q ₁₅₃ does not saturate. The base potential of the bipolar transistor Q ₁₅₄ is V _I '-2.4 V, the collector potential is Vcc-2.4 V, and since V _I is usually lower than Vcc, Q ₁₅₄ does not saturate. By the way, when the circuit connected to the control line 5I 'is in the standby state, the current flowing in the 5I' decreases and is often constant. In this case, even if the current flowing through the amplifier is reduced, V _I can be kept constant, and the power consumption can be kept low by reducing the current. For this, increasing the resistance of the resistor R ₁₅₂ than R _151, and the MOS transistors T _M153, T _M154, T _M155 respectively set larger than T _M156, T _M157, T _M158 a gate width of a, and further connected to (5I ') When the circuit to be used is in standby, the potentials of the terminals P and P may be switched to the low level and the high level, respectively.

또한, 제35도∼제49도에서 설명한 전압발생회로의 출력 V_I또는 V_I'를 제34도의 전원 등 이외에 제7도∼제10도의 V_CONT로서 사용할 수도 있다. 상술한 바와 같이 제35도∼제49도의 실시예에 의하면, V_I, V_I'의 외부전압 Vcc, 온도에 의한 변동을 제어할 수 있으므로, 제7도∼제10도의 회로특성을 Vcc, 온도에 대해서 일정하게 유지할 수 있다. 따라서, 제조조건의 변동에 비해 특히 Vcc 또는 온도변동이 문제로 될 때에는 유효하다.The output V _I or V _I ′ of the voltage generating circuits described in FIGS. 35 to 49 can also be used as the V _CONT of FIGS. 7 to 10 in addition to the power supply of FIG. As described above, according to the embodiments of Figs. 35 to 49, the variation due to the external voltage Vcc and the temperature of V _I and V _I 'can be controlled. Therefore, the circuit characteristics of Figs. It can be kept constant for. Therefore, it is effective when the Vcc or temperature fluctuation becomes a problem in comparison with the fluctuation of the manufacturing conditions.

지금까지는 회로 동작을 제어하는 구체적인 방법에 대하여 설명했지만, 이 중 내부회로의 특성을 검출하여 제어하는 수단으로서는 제48도와 같이 검출하는 것을 중심으로 기술하였다. 그러나, 경우에 따라서 다음과 같이 신호의 위상차를 검출해서 제어하는 방법도 사용할 수 있다.Up to now, a specific method of controlling the circuit operation has been described, but among these, the means for detecting and controlling the characteristics of the internal circuit have been described based on the detection as shown in FIG. However, in some cases, a method of detecting and controlling the phase difference of a signal can also be used as follows.

제50a도는 제2도의 구성에 의한 구체적인 실시예를 도시한 것이다. 본 실시예에서는 회로(2)내의 소정의 2개의 펄스 ψ₁, ψ₂의 위상시간차 △t를 검출하고, 이것에 따라서 회로(2)의 동작을 제어하여 그 동작 속도를 일정하게 유지하는 예이다.FIG. 50a shows a specific embodiment by the configuration of FIG. In this embodiment, the phase time difference Δt of two predetermined pulses ψ ₁ and ψ ₂ in the circuit 2 is detected, and accordingly, the operation of the circuit 2 is controlled to keep the operation speed constant. .

제50도에 있어서 F/F는 세트, 리세트형의 플립플롭이고, ψ₁과 ψ₂의 시간차 △t와 동일한 펄스폭의 신호 ψ₁를 출력한다. SW_I, SW_R, SW_S는 스위치 C_I, C_H는 용량, V_REF는 참조용 기준전압이다. 이하 본 회로의 동작을 제50b도를 참조하면서 설명한다.In Fig. 50, F / F is a set and reset flip-flop, and outputs a signal? ₁ having a pulse width equal to the time difference? T between? ₁ and? ₂ . SW _I , SW _R and SW _S are the switches C _I and C _H are the capacitances, and V _REF is the reference voltage for reference. The operation of this circuit will be described below with reference to FIG. 50B.

먼저, ψ₁이 입력되면 ψ₁가 출력된다. 이것에 의해, SW_I가 온으로 되고, 용량 C_I가 정전류 i로 충전되어 C_I의 단자(31)의 전압은 서서히 상승한다. △t시간 경과후에 ψ₂가 입력되면 φ₁는 저전위로 되고, SW_I는 오프로 된다. 따라서, 단자(31)의 전압 V_HL은 △t에 비례한 전압으로 된다. 이 전압은 ψ_S가 입력되고, SW_S가 온으로 되면, 용량 C_H로 충전된다. 여기에서, C_I》C_H와 같이 해 두면, 단자(32)의 전압은 V_HL과 거의 동일하게 된다. 한편, C_I는 ψ_R에 의해 SW_R이 ON으로 되므로 OV로 방전되고, 다음 동작에 대비한다. C_H로 충전된 V_HL은 증폭기(7)에 의해 참조용전압 V_REF와 비교되고, 그 차에 따른 전압을 제어선(5)로 출력하고, 그것에 의해 회로(2)의 동작 특성을 제어한다. 회로(2)는 제7도∼제20도와 같은 회로로 구성되고, 그 동작 특성이 제어선(5)의 전압에 의해 변화하도록 되어 있고, 최종적으로는 V_REF와 V_HL의 값이 동일하게 되도록 제어된다. 그 결과, 회로(2)의 회로특성은 일정하게 유지된다.First, when ψ ₁ is input, ψ ₁ is output. As a result, the SW _I is turned on, the capacitor C _I is charged with the constant current i, and the voltage at the terminal 31 of the C _I gradually rises. If? ₂ is input after the? T time elapses,? ₁ becomes low potential and SW _I is turned off. Therefore, the voltage V _HL of the terminal 31 becomes a voltage proportional to Δt. This voltage is charged with the capacity C _H when ψ _S is input and SW _S is turned on. Here, if C _I >> C _H , the voltage at the terminal 32 is almost equal to V _HL . On the other hand, C _I is discharged to OV because SW _R is turned ON by ψ _R , and is prepared for the next operation. V _HL charged with C _H is compared with the reference voltage V _REF by the amplifier 7, and outputs a voltage corresponding to the difference to the control line 5, thereby controlling the operating characteristics of the circuit 2. . The circuit 2 is composed of circuits as shown in Figs. 7 to 20, the operation characteristics of which are varied by the voltage of the control line 5, and finally the values of V _REF and V _HL are the same. Controlled. As a result, the circuit characteristics of the circuit 2 are kept constant.

본 실시예에서는 회로(2)의 동작특성을 직접 검지하여 그 특성을 제어하므로, 미리 고려한 변동요인 이외의 것에 의해서 특성이 변화하여도 그것에 응답하는 것이 가능하고, 매우 정밀도좋게 그 특성을 제어할 수 있다. 본 실시예의 V_REF, i는 제어정밀도를 지배하므로 고안정일 필요가 있지만, V_REF로서는 제32도 및 제37도의 실시예를 사용할 수 있고 또 i로서는 제26도∼제33도의 각 실시예를 사용할 수 있다.In this embodiment, since the operating characteristic of the circuit 2 is directly detected and its characteristic is controlled, even if the characteristic changes due to factors other than the previously considered variation factor, it is possible to respond to it and control the characteristic with high accuracy. have. Since V _REF and i of this embodiment dominate the control precision, they need to be highly stable, but the embodiments of FIGS. 32 and 37 can be used as V _REF , and the embodiments of FIGS. 26 to 33 can be used as i. Can be.

또한, 여기서는 회로(2)의 동작특성을 ψ₁, ψ₂의 시간차로 검지하였지만, 그 밖의 예를 들면 동작전류량을 검지해서 특성을 제어하는 것 등도 고려할 수 있다.In addition, although the operating characteristic of the circuit 2 was detected by the time difference of (phi) ₁ , (phi) ₂ , other things, such as detecting an operation current amount and controlling a characteristic, can also be considered.

제51도는 제3도의 실시예에 제50도의 실시예를 적용한 것이다. 본 실시예에 있어서는 회로(2)를 구성하는 내부회로(2')의 일부에 의해 회로(2)의 더미로서 회로(4)를 구성하고, 그의 출력 ψ₁', ψ₂'로 동작특성을 제50도와 마찬가지 방법으로 검지하고, 회로(2)의 동작특성을 제어한다. 회로(2')로서는 제7도와 같은 인버터를 사용하여 링 발진기를 형성하여도 좋고, 그 밖의 목적에 따라서 여러가지 회로형식을 선택할 수 있다.FIG. 51 applies the embodiment of FIG. 50 to the embodiment of FIG. In the present embodiment, the circuit 4 is configured as a dummy of the circuit 2 by a part of the internal circuit 2 'constituting the circuit ₂ , and the operating characteristics thereof are output by the outputs ψ ₁ ′ and ψ ₂ ′. It detects in the same way as FIG. 50, and controls the operation characteristic of the circuit 2. As shown in FIG. As the circuit 2 ', a ring oscillator may be formed using an inverter as shown in FIG. 7, and various circuit types can be selected according to other purposes.

본 실시예에 있어서도 제50도와 마찬가지의 효과가 얻어진다.Also in this embodiment, the same effects as those in FIG. 50 can be obtained.

또, 지금까지 설명한 실시예중 제12도와 같이 바이폴라 트랜지스터의 베이스와 컬렉터 전류를 동일한 전원에서 공급하는 경우에는 바이폴라 트랜지스터의 컬렉터저항에 의한 전압강하에 의해서, 베이스 전위보다 컬렉터 전위가 일시적으로 저하하여 바이폴라 트랜지스터가 포화할 염려가 있는 경우가 있을 수 있다. 이 때에는 제52도와 같이 컬렉터 단자를 2개소 마련하여 C1을 바이폴라 트랜지스터의 컬렉터 전극으로서 사용하고, 베이스전류를 공급하는 MOS트랜지스터를 C2에 접속하면 좋다. 이와 같이 하면, 바이폴라 트랜지스터의 본래의 컬렉터 C0의 전위보다 제2컬렉터 전극의 전위는 낮으므로, 이것과 MOS트랜지스터를 통해서 접속된 베이스의 전위는 컬렉터 C0의 전위보다 높아지는 일은 없다. 따라서, 바이폴라 트랜지스터의 포화를 효과적으로 방지할 수 있다. 본 실시예는 제12도에 한정되지 않고 사용할 수 있다.In addition, when the base and the collector current of the bipolar transistor are supplied from the same power supply as shown in FIG. There may be a case where the saturation may occur. At this time, as shown in FIG. 52, two collector terminals may be provided, C1 may be used as a collector electrode of a bipolar transistor, and a MOS transistor for supplying a base current may be connected to C2. In this case, since the potential of the second collector electrode is lower than that of the original collector C0 of the bipolar transistor, the potential of this and the base connected through the MOS transistor does not become higher than that of the collector C0. Therefore, saturation of the bipolar transistor can be effectively prevented. This embodiment can be used without being limited to FIG.

제53도는 상술한 각 실시예를 DRAM에 적용한 구체적인 실시예이다.53 is a specific embodiment in which each of the above-described embodiments is applied to a DRAM.

제53도에 있어서 MA는 메모리셀어레이로서, 메모리셀MC가 2차원적으로 배치되어 있다. PC는 데이터선 프리차지회로, SA는 메모리셀에서 데이터선으로 출력되는 미소신호를 증폭하는 센스앰프로서 P, N 양 채널 MOS트랜지스터로 구성된다. AB는 어드레스입력 Ain을 내부신호로 변환하는 어드레스 버퍼회로, X-Dec & Driv., Y-Dec & Driv.는 각각 X디코더 드라이버 및 Y디코더 드라이버이다. DP는 메모리의 동작대기시의 데이터선 프라차지 전압발생회로, SAD,

는 센스앰프 SA의 구동회로, WC는 데이터 입력신호 Din을 라이트신호 WE의 지시에 따라서 메모리셀에 라이트하기 위한 라이트 제어회로, 주변회로는 각 회로의 동작에 필요한 펄스신호를 외부입력 CE에 따라 발생하는 회로, MA는 I/O선상의 리드신호를 증폭하는 메인앰프로서, 여기에서는 제19도에 도시한 실시예를 적용하고 있다. 제어회로(3)은 제조조건, 사용 조건 등의 변동에 따른 신호를 제어선(5)로 출력하고, 이것에 의해 각 회로의 동작을 제어하여 특성을 안정화한다. 각 회로는 회로(3)의 출력(5)에 의해 제어할 수 있도록 제7도∼제20도와 같은 회로로 구성한다.In FIG. 53, MA is a memory cell array, and memory cells MC are two-dimensionally arranged. The PC is a data line precharge circuit, and the SA is a sense amplifier for amplifying a small signal output from the memory cell to the data line, and is composed of P and N channel MOS transistors. AB is an address buffer circuit for converting the address input Ain into an internal signal, and X-Dec & Driv. And Y-Dec & Driv. Are X decoder drivers and Y decoder drivers, respectively. DP is the data line precharge voltage generation circuit, SAD,

Is a driving circuit of the sense amplifier SA, WC is a write control circuit for writing the data input signal Din to the memory cell according to the instruction of the write signal WE, and the peripheral circuit generates pulse signals necessary for the operation of each circuit according to the external input CE. The circuit MA is a main amplifier for amplifying the read signal on the I / O line. Here, the embodiment shown in FIG. 19 is applied. The control circuit 3 outputs a signal in response to variations in manufacturing conditions, use conditions, and the like to the control line 5, thereby controlling the operation of each circuit to stabilize the characteristics. Each circuit is comprised by the circuit of FIG. 7 thru | or 20 so that control by the output 5 of the circuit 3 is possible.

본 회로의 동작은 CE가 입력되면 메모리도악이 개시되고, Ain이 AB에 의해 증폭되어 X-Dec, Y-Dec로 신호를 공급한다. 이 신호에 따라서 X-Dec & Driv.에 의해 하나의 워드선 W가 선택되면, 메모리셀내의 Cs에 축적된 정보전하가 데이터선으로 출력된다. 그 결과, 데이터선상에 미소신호가 나타나 SA에 의해 증폭된다. Y-Dec & Driv.에 의해 선택된 데이터선신호가 I/O,

로 출력된다. 이 신호는 MA에 의해 증폭되어 Dout로서 외부로 출력된다. 라이트동작은 WC를 거쳐서 상기와는 반대 경로에 의해 메모리셀에 신호가 라이트된다.The operation of the circuit starts with memory input when CE is input, and Ain is amplified by AB to supply signals to X-Dec and Y-Dec. When one word line W is selected by X-Dec & Driv. According to this signal, the information charge accumulated in Cs in the memory cell is output to the data line. As a result, a small signal appears on the data line and is amplified by SA. The data line signal selected by Y-Dec & Driv.

Is output. This signal is amplified by the MA and output to the outside as Dout. In the write operation, a signal is written to the memory cell by a path opposite to the above via the WC.

이상과 같은 동작에 있어서 여러가지 목적의 제어가 가능하다.Various operations can be controlled in the above operation.

먼저, 회로전체의 동작속도 또는 신뢰도특성 등을 일정하게 유지하는 제어법이 있지만, 이것에 대해서는 이미 몇가지 실시예에서 설명한 바와 같이 제어신호(3)에서 제조조건이나 사용조건에 따라 제어대상으로 되는 각각의 회로에 맞는 신호를 제어선(5)로 출력하여 각각 제어하면 좋다.First, there is a control method that maintains a constant operation speed or reliability characteristics of the entire circuit, but this has been described in several embodiments. What is necessary is just to output the signal suitable for a circuit to the control line 5, and to control each.

다음에, 각각의 회로마다 목적에 따라 제어하는 방법이 고려된다. 특히 DRAM에 있어서 메모리셀어러에부는 가장 미세한 소자를 사용하여 구성되므로, 다른 것에 비해 소자내압이 낮아 신뢰도 저하의 문제를 일으키기 쉽다. 따라서, 메모리셀어레이부는 고신뢰화, 그 밖의 회로는 동작 속도와의 안정화를 목적으로 한 제어가 고려된다. 동작속도를 일정하게 유지하는 방법은 이미 몇가지 기술한 실시예에 따르면 좋다. 메모리셀 어레이부의 제어법에 대해서는 몇 가지가 고려된다. 먼저 메모리셀내의 Cs의 절연막두께의 전계를 일정하게 유지하는 방법이 있다. 정보전하 Qs를 크게 하여 안정하게 동작하도록 하기 위해서는 Cs는 클수록 좋고, 보다 작은 면적에 서 큰 Cs를 실현하기 위해서 그 유전체로서의 절연막의 두께 t_OXS를 반도체칩내에서 가장 얇게 하는 것이 일반적이고, Cs의 절연내압이 칩내에서 가장 낮아지기 때문이다. 이 전계 E_OXS를 일정하게 유지하여 신뢰도를 보상하기 위해서는 절연막의 변동에 따라 SAD, DP, WC 등의 출력전압을 제어해서 Cs에 라이트되는 전압 Vs를 제어하면 좋다. 이 때, 정보전하량 Qs는 다음과 같이 나타내어진다.Next, a method of controlling according to the purpose for each circuit is considered. In particular, since the finest element is used in the memory cell array in the DRAM, the device breakdown voltage is low compared to the other, which is likely to cause the problem of reliability deterioration. Therefore, the control of the memory cell array portion for the purpose of high reliability and the stabilization of the other circuits with the operation speed are considered. The method of keeping the operation speed constant is good according to some already described embodiments. Several methods are considered for the control method of the memory cell array unit. First, there is a method of keeping the electric field of the insulating film thickness of Cs in the memory cell constant. In order to make the information charge Qs large and to operate stably, the larger the Cs is, the better is the thickness t _OXS of the insulating film as the dielectric material in the semiconductor chip. This is because the breakdown voltage is the lowest in the chip. In order to compensate the reliability by keeping the electric field E _OXS constant, the output voltage of SAD, DP, WC, etc. may be controlled in accordance with the variation of the insulating film to control the voltage Vs written to Cs. At this time, the information charge amount Qs is expressed as follows.

여기에서, ε_OXS는 유전율, A_OXS는 Cs의 면적이다.Where ε _OXS is the permittivity and A _OXS is the area of Cs.

따라서, E_OXS을 일정하게 유지하면 Qs도 일정하게 유지되어 신뢰도가 향상함과 동시에 동작도 안정화한다. 또, 온도가 높아지면 MC내의 확산층 누설전류가 증가하므로, 안정동작에 필요한 최소 정보전하량도 크게 할 필요가 있다. 따라서, 온도가 높아짐에 따라 Qs 즉, Eoxs를 크게 해서 신뢰도를 더욱 향상시키는 제어법도 있다. 이 경우, 온도 상승과 함께 MOS트랜지스터의 gm이 하강하므로, 데이터선 충방전 전류의 피크값을 그다지 크게 하지 않고 제어할 수가 있다.Therefore, keeping E _OXS constant keeps Qs constant, improving reliability and stabilizing operation. In addition, since the leakage current in the diffusion layer in the MC increases as the temperature increases, the minimum amount of information charge necessary for the stable operation also needs to be increased. Therefore, there is also a control method that increases the Qs, that is, Eoxs, and further improves reliability as the temperature increases. In this case, since the gm of the MOS transistor decreases with temperature rise, it is possible to control the peak value of the data line charge / discharge current without increasing the value.

다음에, 메모리셀의 MOS트랜지스터에 착안한 제어법이 있다. 이 MOS트랜지스터는 칩내에서 가장 미세하고, 그 절연파괴내압, 핫캐리어내압이 다른 것에 비해 낮아지는 경우가 많기 때문이다. MOS트랜지스터의 각종 내압은 게이트길이 Lg가 짧고 게이트절연막두께 T_OX가 얇아질수록 저하한다. 따라서, Lg가 짧고 게이트절연막두께 T_OX가 얇아짐에 따라서 워드선, 데이터선 등의 인가전압을 작게 하면 좋다. 인가전압의 제어는 앞서 기술한 바와 같이 해서 실행할 수 있다. 또, 상술한 바와 같이 온도가 내려가면, 핫캐리어내압도 낮아진다. 따라서, 온도가 내려가면 워드선전압, 데이터선전압 등을 내리도록 하면 좋다. 이것에 의해, 안정하고 고신뢰의 특성을 얻을 수 있다. 또, 여기에서 기술한 제어법에 상술한 Cs에 착안한 제어법을 조합하는 것도 가능하다.Next, there is a control method focusing on the MOS transistor of the memory cell. This is because the MOS transistor is the finest in the chip, and its breakdown breakdown voltage and hot carrier breakdown voltage are often lower than others. Various breakdown voltages of MOS transistors decrease as the gate length Lg is short and the gate insulating film thickness T _OX becomes thinner. Therefore, as the Lg becomes shorter and the gate insulating film thickness T _OX becomes thinner, the applied voltage of word lines, data lines, etc. may be reduced. The control of the applied voltage can be performed as described above. In addition, as described above, when the temperature decreases, the internal pressure of the hot carrier also decreases. Therefore, when the temperature decreases, the word line voltage, the data line voltage, and the like may be lowered. As a result, stable and highly reliable characteristics can be obtained. Moreover, it is also possible to combine the control method which focused on Cs mentioned above with the control method described here.

이상 설명한 실시예에 의하면, DRAM의 동작을 여러가지 목적에 따라 제어할 수 있다. 또, 상술한 바와 같이 DRAM에서는 고집적화를 진척시키기 위해, 미세한 소자를 사용할 필요가 있다. 현재는 전원전압 Vcc로서 5V를 사용하고 있지만, 앞으로 4M, 16M비트로 고집적화를 진척시키는 경우에는 소자의 내압의 저하에서 생각하면 5V를 직접 미세화된 소자에 인가하는 것은 곤란하게 될 것이라고 예상된다. 그러나, Vcc를 5V보다 내리는 것은 종래의 DRAM과의 호환성에서 생각하면 사용자에게 부담을 주기 때문에 바람직하지 않다. 그래서, DRAM에 있어서도 제4도, 제5도 등과 같이 제어회로에 의해 Vcc보다 낮은 전압을 발생시켜 미세소자를 보호한 후에 각종 제어를 실행할 수 있다.According to the embodiment described above, the operation of the DRAM can be controlled according to various purposes. As described above, in the DRAM, it is necessary to use a fine element in order to advance high integration. Although 5V is currently used as the power supply voltage Vcc, it is expected that it will be difficult to apply 5V directly to a micronized device in view of lowering the breakdown voltage of the device in the future to increase the integration into 4M and 16M bits. However, lowering Vcc below 5V is not preferable because it burdens the user in view of compatibility with conventional DRAM. Therefore, in the DRAM, various controls can be executed after the voltage is lower than Vcc by the control circuit as shown in FIGS. 4 and 5 to protect the microelements.

제54도는 상기한 바와 같은 전원회로를 포함해서 구성한 제어회로의 1실시예이다. 제54도에 있어서 (5I1')는 어드레스 버퍼, 디코더, 클럭드라이버 등의 주변회로에 Vcc보다 낮은 전압 V_I'를 공급하기 위한 제어선, (5I2)는 워드드라이버에 V_I'보다 높은 전압 V_CH를 공급하기 위한 제어선, (5I3H) 및 (5I3L)은 센스앰프 SA의 구동회로 SAD,

를 제어하기 위한 제어선이다. 또, 여기에서는 생략하지만, 제54도에 있어서 제어회로(3)에는 그 밖의 필요한 제어회로를 포함해서 구성하는 것은 물론이다. 제54도는 안정하고 에이징 테스트에 적합한 기준전압을 발생하기 위한 정전압 발생회로 F, 바이폴라 트랜지스터 Q₁₁₂, 비교기 GD, 귀환회로 H와 기준전압 V_I에 따라서 어드레스 버퍼, 디코더, 클럭드라이버 등으로 Vcc보다 낮은 V_I'를 공급하기 위한 비교기(5)와 MOS트랜지스터 T_M141, 또 워드드라이버 등으로 V_I'보다 높은 전압 V_CH를 공급하기 위한 동작시용 고전압 발생회로 HOP, 대기시용 고정압 발생회로 Vst 및 데이터선 전압 Vo와 데이터선 충전전류를 제어하는 구동회로 DRV, DRV'로 이루어진다. 본 구성에 의하면V_I'는 V_I와 동일하고, 또 V_CH나 Vo도 V_I'에 따라 결정되므로, DRAM내의 내부전압을 모두 V_I로 제어할 수 있게 된다. 따라서, 상기 실시예에 의해 메모리셀어레이, 주변회로와 함께 온도 및 Vcc의 변동에 의한 특성변화를 받는 일이 적어 매우 동작이 안정한 DRAM을 실현할 수 있다. 또, 에이징 테스트를 유효하게 실행하는 것은 물론이다. 또, 제54도의 정전압회로 F에 제37도, 제45도의 실시예를 사용했을 때에는 다음과 같이 하여 그 소비전력을 저감하는 것도 가능하다. 즉, 제37도, 제45도에 도시한 정전압회로 F에서는 출력전압 V_I1은 식 (15)과 같이 저항의 비로 결정된다. 또, 에이징전압 특성도 식 (20)과 같이 저항의 비에 의해 결정된다. 이 때문에, 저항의 절대값에 의해 특성이 변화하는 일 없고 제조편차의 영향을 받는 일도 적다. 따라서, 저항의 절대값을 일률적으로 Z배(Z>0)하는 것에 의해 저항비는 불변인채로 전류만을 원하는 값으로 설정할 수 있다. 전류값을 작게 하면 경우에 따라서는 동일 반도체 기판상의 다른 회로로부터의 노이즈 등의 영향을 받기 쉽게 되는 경우도 있을 수 있지만, 이 경우에는 본 기준전압 발생회로 F를 포함하는 반도체장치가 동작 상태에 있을 때에는 기준전압 발생회로 F에 흐르는 전류를 늘려서 노이즈 등에 의한 전압변동을 방지하고, 대기상태에 있을 때에는 전류를 저감하여 소비전력을 저감하면 좋다.54 shows one embodiment of a control circuit including the power supply circuit as described above. In FIG. 54, (5I1 ') is a control line for supplying a voltage V _I ' lower than Vcc to peripheral circuits such as an address buffer, decoder, clock driver, and the like. (5I2) is a voltage V higher than V _I 'to a word driver. _The control lines (5I3H) and (5I3L) for supplying _CH are the driving circuits SAD of sense amplifier SA,

It is a control line for controlling. In addition, although it abbreviate | omits here, of course, in FIG. 54, the control circuit 3 contains other necessary control circuits, of course. 54 shows a constant voltage generator circuit F, a bipolar transistor Q ₁₁₂ , a comparator GD, a feedback circuit H, and a reference voltage V _I to generate a reference voltage that is stable and suitable for aging tests. High voltage generator circuit HOP for operation to supply voltage V _CH higher than V _I 'to the comparator 5 for supplying V _I ', MOS transistor T _M141 , and word driver, etc. The driving circuits DRV and DRV 'which control the line voltage Vo and the data line charging current. According to this configuration, since V _I 'is the same as V _I and V _CH and Vo are also determined according to V _I ', all internal voltages in the DRAM can be controlled by V _I. Therefore, according to the above embodiment, a DRAM having a very stable operation can be realized because the memory cell array and the peripheral circuit rarely receive characteristic changes due to temperature and Vcc variations. Of course, the aging test is effectively executed. When the embodiments of FIG. 37 and FIG. 45 are used for the constant voltage circuit F of FIG. 54, the power consumption can be reduced as follows. That is, in the constant voltage circuits F shown in FIGS. 37 and 45, the output voltage V _I1 is determined by the ratio of the resistances as shown in equation (15). In addition, the aging voltage characteristic is also determined by the ratio of the resistance as shown in equation (20). For this reason, a characteristic does not change with the absolute value of a resistance, and it is rarely influenced by manufacturing deviation. Accordingly, by uniformly multiplying the absolute value of the resistance by Z times (Z> 0), only the current can be set to a desired value while the resistance ratio remains unchanged. If the current value is made small, in some cases, it may be easily affected by noise from other circuits on the same semiconductor substrate. In this case, however, the semiconductor device including the reference voltage generator F may be in an operating state. In this case, the current flowing through the reference voltage generating circuit F may be increased to prevent voltage fluctuations caused by noise or the like. In the standby state, the current may be reduced to reduce power consumption.

제55도 및 제56도는 그것을 위한 구체적인 실시예이다.55 and 56 are specific embodiments thereof.

제55도에 있어서는 기준전압 발생회로 F의 정전원 단자 D와 외부전원 Vcc 사이에 pMOS트랜지스터를 마련하고 있다. 또, 제56도에 있어서는 기준전압 발생회로 F의 전지단자와 접지전원 사이에 nMOS트랜지스터를 마련하고 있다. 이들 실시예에 의하면 pMOS트랜지스터 T_M200또는 nMOS트랜지스터 T_M210의 게이트전압을 변경하는 것에 의해서, 기준전압 발생회로 F의 전류값을 용이하게 제어할 수 있다. 예를 들면, 제55도의 실시예에서는 게이트단자(200)의 전위를 저하시키면, pMOS트랜지스터 T_M200의 저항값이 저하해서 기준전압 발생회로 F에 흐르는 전류가 증가한다. 또, 게이트단자(200)의 전위를 높이면, pMOS트랜지스터 T_M200의 저항값이 높아져 기준전압 발생회로 F에 흐르는 전류가 감소한다. 따라서, 제55도의 실시예에 의하면 기준전압 발생회로 F를 포함하는 반도체장치가 동작 상태에 있을 때에는 단자(200)의 전위를 저하시키고 대기상태에 있을 때에는 단자(200)의 전위를 높이면, 동작시에는 노이즈 등에 의해 전압값이 변동하는 것을 방지하고 대기시에는 전류를 적게 하여 소비전력을 저감할 수가 있다. 제56도의 실시예에 있어서도 반도체장치의 동작시에는 단자(210)의 전위를 높이고 대기시에는 단자(210)의 전위를 저하시키는 것에 의해 마찬가지 효과를 얻을 수 있다. 제56도의 실시예에서는 nMOS트랜지스터를 사용하고 있으므로, 제55도의 실시예에 있어서의 pMOS트랜지스터보다 게이트폭이 작은 것을 사용할 수 있어 회로의 점유면적을 저감할 수 있다. 또한, 제55도, 제56도와 같이 전원과 기준전압 발생회로 F 사이에 MOS트랜지스터를 삽입하면, MOS트랜지스터의 소오스-드레인간의 저항에 의해서 기준전압 발생회로에 인가되는 실제 전압이 감소한다. 그러나, 제37도 또는 제45도의 회로의 출력전압 VI1은 식 (15)와 같이 전원전압에 의존하지 않고, 거의 일정값을 유지하므로 전압특성을 변경하는 일없이 전류를 제어할 수 있다.In FIG. 55, a pMOS transistor is provided between the electrostatic source terminal D of the reference voltage generating circuit F and the external power supply Vcc. In FIG. 56, an nMOS transistor is provided between the battery terminal of the reference voltage generating circuit F and the ground power supply. According to these embodiments, the current value of the reference voltage generating circuit F can be easily controlled by changing the gate voltage of the pMOS transistor T _M200 or the nMOS transistor T _M210 . For example, in the embodiment of FIG. 55, when the potential of the gate terminal 200 is lowered, the resistance value of the pMOS transistor T _M200 decreases and the current flowing through the reference voltage generating circuit F increases. In addition, when the potential of the gate terminal 200 is increased, the resistance value of the pMOS transistor T _M200 is increased to decrease the current flowing through the reference voltage generating circuit F. FIG. Therefore, according to the embodiment of FIG. 55, when the semiconductor device including the reference voltage generating circuit F is in the operating state, the potential of the terminal 200 is lowered and the potential of the terminal 200 is increased when the semiconductor device is in the standby state. In this case, it is possible to prevent the voltage value from fluctuating due to noise and to reduce the power consumption during standby. Also in the embodiment of FIG. 56, the same effect can be obtained by increasing the potential of the terminal 210 during operation of the semiconductor device and lowering the potential of the terminal 210 during standby. Since the nMOS transistor is used in the embodiment of FIG. 56, a gate width smaller than that of the pMOS transistor in the embodiment of FIG. 55 can be used, so that the occupied area of the circuit can be reduced. 55 and 56, when the MOS transistor is inserted between the power supply and the reference voltage generating circuit F, the actual voltage applied to the reference voltage generating circuit is reduced by the source-drain resistance of the MOS transistor. However, since the output voltage VI1 of the circuit of FIG. 37 or FIG. 45 does not depend on a power supply voltage like Formula (15), and maintains a constant value, current can be controlled without changing a voltage characteristic.

제54도의 제어선(5I')를 전원으로 하여 동작하는 어드레스버퍼, 디코더 클럭드라이버 등의 구동회로로서는 제9도∼제17도에 도시한 바와 같이 실시예에 있어서 Vcc를 V_I'로 한 것을 사용하면 좋다. 또, 필요에 따라서 제7도 및 제8도의 V_CONT를 V_I'로 하여도 좋다. 또한, 제7도∼제17도에서는 디코더 등에 사용하는 NAND회로 등의 논리회로를 생략하였지만, 예를 들면 제11도에서 DRIV의 부분을 NAND로 치환하는 것 등에 의해 용이하게 실현할 수 있다. 그런데, 부하용량이 큰 곳에는 Bi-CMOS 회로를 사용하는 것에 의해 고속화를 도모할 수 있지만, 그 경우에 제8도 및 제12도 등에서 바이폴라 트랜지스터 Q_N3의 내압이 충분한 경우에는 컬렉터를 Vcc인 채로 하여도 좋다. 이때, 컬렉터 전류는 Vcc에서 공급되므로, 충전전류의 대부분은 Vcc에서 흐르고 V_I'는 베이스 전류만을 공급하면 좋다. 컬렉터전위는 바이폴라 트랜지스터가 포화하지 않는 범위이면 회로 특성에 전혀 영향을 주지 않으므로, 이와 같이 하면 회로특성을 안정하게 유지하면서 V_I'의 공급전류를 저감할 수 있다. 이것에 의해, V_I'를 더욱 안정하게 유지할 수있다. 또, 외부입력신호가 직접 인가되는 어드레스버퍼의 초단 등은 외부입력신호의 진폭이 불충분한 경우에는 관통전류가 커서 그 부분의 전원을 V_I'로 하면, V_I'의 전류가 증가하여 V_I'를 안정하게 유지하는 것이 곤란하게 되는 경우도 있다. 그 경우에는 초단만을 Vcc로 동작시키는 것도 가능하다. 다음에, 제57도에 있어서 데이터선의 충방전을 제어하기 위한 1실시예에 대해서 설명한다.As a driving circuit for an address buffer, decoder clock driver, or the like which operates with the control line 5I 'of FIG. 54 as a power source, as shown in FIGS. 9 to 17, Vcc is set to V _I ' in the embodiment. It is good to use. If necessary, V _CONT in FIGS. 7 and 8 may be set to V _I '. 7 to 17, logic circuits such as NAND circuits used in decoders and the like are omitted. For example, in FIG. 11, the DRIV portion can be easily replaced by NAND. By the way, the Bi-CMOS circuit can be used where the load capacity is large, but in this case, when the withstand voltage of the bipolar transistor Q _N3 is sufficient in FIGS. 8 and 12, the collector remains Vcc. You may also do it. At this time, since the collector current is supplied from Vcc, most of the charging current flows from Vcc and V _I 'only needs to supply the base current. The collector potential does not affect the circuit characteristics at all when the bipolar transistor is not saturated, so that the supply current of V _I 'can be reduced while maintaining the circuit characteristics stably. Thereby, V _I 'can be kept more stable. The input signal is the first stage of the address buffer to be applied directly, such as when the amplitude of the external input signal is insufficient, if a, V _I, the power to that part a through current cursor V _I increases the current to V _I It may be difficult to keep stable '. In that case, it is also possible to operate only the first stage with Vcc. Next, in FIG. 57, an embodiment for controlling the charge and discharge of the data line will be described.

DRAM에서는 데이터선쌍을 메모리셀(1개의 MOS트랜지스터와 1개의 캐패시터로 구성되는 메모리셀 등의 예가 있다)의 리드정보에 따라 pMOS와 nMOS로 형성된 잘 알려진 센스앰프에 의해 충방전하는 것이 실행된다. 이때, 메모리 셀의 패캐시터에 축적되는 전하량 Qc는 데이터선 전압 V_DL과 캐패시터의 용량 Cs의 곱으로 된다. DRAM에서는 상기 Qc를 안정하게 유지하는 것이 신뢰성의 점에서 바람직하다. 따라서, 데이터선전압 V_DL을 외부전원전압 Vcc와 온도에 의존하지 않도록 할 수 있으면, 외부조건에 의존하지 않고 안정하고 신뢰성이 높은 동작을 확신할 수 있다. 또한, 동시에 동작에 악영향을 주지 않는 범위에서 V_DL을 Vcc보다 낮은 값으로 설정하면 소비전력을 저감할 수가 있다. 또, 예를 들면 최신의 메가비트 DRAM에서는 1024쌍의 데이터선을 동시에 고속으로 충전할 필요가 있다. 이 데이터선의 합계용량은 500∼1000pF에나 달하므로 과도전류가 문제로 되어 과도전류의 저감도 바람직하다. 또, 데이터선의 충방전에 따르는 노이즈를 저감하기 위해서, 데이터선의 충방전을 대칭으로 실행하는 것이 바람직하다.In a DRAM, charging and discharging of a pair of data lines by a well-known sense amplifier formed of pMOS and nMOS is performed in accordance with read information of a memory cell (such as a memory cell composed of one MOS transistor and one capacitor). At this time, the charge amount Qc accumulated in the capacitor of the memory cell is the product of the data line voltage V _DL and the capacitor Cs of the capacitor. In DRAM, it is preferable to keep the Qc stable in terms of reliability. Therefore, if the data line voltage V _DL can be made independent of the external power supply voltage Vcc and temperature, stable and reliable operation can be assured without depending on external conditions. At the same time, setting V _DL to a value lower than Vcc within a range that does not adversely affect operation can reduce power consumption. For example, in the latest megabit DRAM, it is necessary to simultaneously charge 1024 pairs of data lines at high speed. Since the total capacity of this data line reaches 500 to 1000 pF, the transient current becomes a problem and the reduction of the transient current is also desirable. In addition, in order to reduce noise caused by charging and discharging of the data lines, it is preferable to perform charging and discharging of the data lines symmetrically.

본 실시예는 데이터선전압 V_DL을 상술한 전압변환회로에 의해 제어하여 V_I'와 동일하게 하고, V_DL의 외부전원전압 의존성 및 온도의존성을 없앰과 동시에 전압 V_DL을 Vcc보다 낮게 하여 소비전력을 저감하고, 또 데이터선 충방전의 속도를 제어하는 것에 의해서 상기 과도전류와 노이즈를 저감하기 위한 것이다. 이하, 본 실시예를 설명한다. 데이터선의 충전은 pMOS를 포함해서 형성된 센스앰프인 플립플롭의 공통선 cℓ에 접속된 구동회로 DRV에 의해 실행된다.This embodiment to a voltage V _DL and at the same time eliminating the external power source voltage dependency and temperature in the same manner as V _I 'is controlled by the data line voltage V _DL a voltage conversion circuit above a, and V _DL dependency lower than Vcc consumption The above-mentioned transient current and noise are reduced by reducing electric power and controlling the speed of data line charging and discharging. The present embodiment will be described below. Charging of the data line is performed by the driving circuit DRV connected to the common line cL of the flip-flop, which is a sense amplifier formed including the pMOS.

본 실시예에서는 이 구동회로가 전류미러회로와 비교기로 구성되어 있는 것에 특징이 있다. 전류미러회로는 트랜지스터 Q₁, Q₂로 이루어지는 일종의 인버터에 의해 제어된다. Q₂가 온이고, Q₁이 오프인 경우에는 Q₃과 정전류원(i/n)과 출력 구동트랜지스터 Q_D사이에서 전류미러회로가 형성되고, Q₂가 오프이고 Q₁이 온인 경우에 Q_D는 오프로 된다. 미러회로내의 전류원의 전류입구를 i/n, MOS 트랜지스터의 게이트폭을 w/n, Q_D의 게이트폭을 W로 하면, Q_D의 온전류는 정전류 i로 된다. 제조 프로세스의 변동에 의해 w 또는 게이트길이나 트랜지스터의 임계값전압이 변화하더라도 i/n을 일정하게 해두면, Q_D의 구동전류는 거의 일정하게 된다. 여기에서, 정전류원을 i/n, w/n으로 하고 있는 것은 소비전류를 저감하고 또한 점유면적을 작게 하기 위한 것이며, n은 큰 쪽이 좋다.In this embodiment, this driving circuit is characterized in that it is composed of a current mirror circuit and a comparator. The current mirror circuit is controlled by a kind of inverter consisting of transistors Q ₁ and Q ₂ . When Q ₂ is on and Q ₁ is off, a current mirror circuit is formed between Q ₃ and the constant current source (i / n) and the output drive transistor Q _D , and when Q ₂ is off and Q ₁ is on _D is turned off. When the current inlet of the current source in the mirror circuit is i / n, the gate width of the MOS transistor is w / n, and the gate width of Q _D is W, the on-current of Q _D becomes constant current i. Even if w or the gate length or the threshold voltage of the transistor changes due to variations in the manufacturing process, if i / n is kept constant, the driving current of Q _D becomes almost constant. Here, the constant current sources i / n and w / n are used to reduce the current consumption and to reduce the occupied area, and n should be larger.

비교기는 전압변환회로의 출력전압 V_I'(예를 들면 4V)와 출력전압 Vo을 비교하는 것이다. V_I'>Vo에서 비교기의 출력은 고전압으로 되고, 반대로, V_I'＜Vo인 경우에는 저전압으로 된다.The comparator compares the output voltage V _I '(for example, 4V) and the output voltage Vo of the voltage conversion circuit. At V _I '> Vo, the output of the comparator is at high voltage, and conversely, at V _I '<Vo, it is at low voltage.

이상의 준비하에서 동작을 설명한다.The operation will be described under the above preparation.

통상의 DRAM에서 프리차지 기간중에 데이터선쌍은 V_DL의 거의 1/2값으로 설정되어 소위 하프프리차지방식이므로, 프리차지기간에 공통구동선 cℓ 또는 모든 데이터선쌍은 V_DL/2로 프리차지된다. 이 상태에서 선택된 워드선에 펄스가 인가되면, 각 데이터선쌍에는 미소한 차동의 리드신호가 나타낸다. 이 상태를 제58도에 있어서, Do,

대칭으로 대표적으로 도시하고 있다. 그 후, nMOS 트랜지스터와 pMOS 트랜지스터로 형성되는 센스앰프에 의해, 저전압측은 OV로 방전되고 고전압측은 V_I'까지 충전된다. 방전은 MOS트랜지스터 T_N2에 의해 실행된다. 여기서는 충전만을 이하 설명한다. cℓ은 입력펄스 ψ를 인가하는 것에 의해 구동된다. 입력펄스 ψ가 온(고전압이 입력)으로 되면, 제어회로 AND의 출력전압은 고전압으로 되고, Q_D의 게이트전압 V_G는 정전류원의 출력전압 Vs로 되고, Q_D는 부하를 일정전류 i로 구동한다. 그 결과, 부하의 전압 Vo는 V_I'/2에서 일정 속도로 상승하지만, V_I'를 초과하면 비교기가 작동하여 제어회로 AND의 출력은 저전압으로 되고, Q₁이 온하고 Q₂는 오프하고 Q_D는 오프로 되고 Vo는 대략 V_I'로 클램프되어 버린다. 이것에 의해, 각 데이터선쌍의 한쪽의 데이터선은 V_I'/2로 충전된다. 방전에 대해서도 ψ가 인가되면 nMOS T_M3'와 T_N2가 전류미러를 이루므로, 충전과 마찬가지로 속도를 제어할 수 있다.In the conventional DRAM, during the precharge period, the data line pair is set to almost half the value of V _{DL and} is a half-precharge method. Therefore, the common driving line cℓ or all data line pairs are precharged to V _DL / 2 during the precharge period. . When a pulse is applied to the selected word line in this state, a minute differential read signal is shown in each data line pair. In FIG. 58, Do,

Representatively shown symmetrically. Thereafter, by the sense amplifier formed of the nMOS transistor and the pMOS transistor, the low voltage side is discharged to OV and the high voltage side is charged to V _I '. Discharge is performed by the MOS transistor T _N2 . Only charging is described here. cℓ is driven by applying an input pulse ψ. When the input pulse ψ-one (high voltage input), the control circuit the output voltage of the AND is a high voltage, the gate voltage V _G of Q _D are the output voltage Vs of the constant current source, Q _D is the load at a constant current i Drive. As a result, the voltage Vo of the load rises at a constant speed at V _I '/ 2, but when V _I ' is exceeded, the comparator operates to bring the output of the control circuit AND to a low voltage, Q ₁ turns on and Q ₂ turns off. Q _D is turned off and Vo is clamped to approximately V _I '. As a result, one data line of each data line pair is charged at V _I '/ 2. When ψ is also applied to the discharge, since the nMOS T _M3 ′ and T _{N2 form} a current mirror, the speed can be controlled similarly to charging.

이상 설명한 실시예에 의하면, 데이터선 전압 V_DL을 V_I'와 거의 동일하게 할 수 있으므로, 데이터선 전압 V_DL의 온도의존성을 0으로 하여 외부전원전압 Vcc의 의존성을 원하는 범위에서 없앨 수 있다. 또한, 데이터선을 거의 일정전류로 충전할 수 있으므로, 과도전류의 증대없이 고속으로 데이터선을 충전할 수 있다. 또한, io를 일정하게 유지하는 것에 의해서, 전원전압의 변동이나 제조편차 등이 있어도 그 영향을 최소한으로 할 수 있다. 또한, 데이터선 전압은 낮게 억제되므로 소비전력도 저감된다. 또한, 데이터선 충방전의 속도를 동일하게 할 수 있으므로 노이즈를 저감할 수 있다.According to the above-described embodiment, since the data line voltage V _DL can be made almost equal to V _I ', the temperature dependency of the data line voltage V _DL can be made 0, thereby eliminating the dependency of the external power supply voltage Vcc within a desired range. In addition, since the data line can be charged with a substantially constant current, the data line can be charged at high speed without increasing the transient current. By keeping io constant, the influence can be minimized even if there is a fluctuation in the power supply voltage or a manufacturing deviation. In addition, since the data line voltage is suppressed low, power consumption is also reduced. In addition, since the speed of data line charging and discharging can be the same, noise can be reduced.

다음에, 워드선의 구동회로의 실시예에 대하여 설명한다. DRAM에 있어서는 워드선 전압을 데이터선의 전압보다 대략 2V정도 높게 한다. 데이터선의 전압을 예를 들면 4V로 하면, 워드선의 전압은 대략 6V 필요하게 되고 워드선을 Vcc의 값 5V 이상으로 승압하는 수단이 필요하게 된다. Vcc 이상으로 승압된 V_H에 의해 워드선을 구동하는 회로로서 예를 들면 제59도의 회로를 사용할 수 있다. V_H의 발생회로에 대해서는 후술한다.Next, an embodiment of the driving circuit of the word line will be described. In a DRAM, the word line voltage is approximately 2V higher than the voltage of the data line. If the voltage of the data line is 4 V, for example, the voltage of the word line is required to be approximately 6 V, and a means for boosting the word line to 5 V or more of the value of Vcc is required. For example, the circuit of FIG. 59 can be used as a circuit for driving a word line by V _H boosted to Vcc or higher. The generation circuit of V _H will be described later.

먼저, 제59도의 회로동작을 제60도의 정압파형도를 사용하여 설명한다. E가 고전위의 상태이고 C가 고전위로 되면, nMOS T11을 통해서 F의 전위는 V_A-V_T11n의 전위로 된다. 다음에, E가 저전위로 되면, T12(pMOS)가 온하여 F의 전위는 VH로 된다. 이 결과, T13(pMOS)가 오프, T14(nMOS)가 온, 바이폴라 트랜지스터 T15가 오프, T16(nMOS)가 온으로 되어 출력 W는 OV로 된다. 또, F가 고전위 V_H로 상승할때, A 및 C의 전위는 V_A이기 때문에, T11이 오프하므로 F에서 C로 전류가 유출하여 F의 전위가 하강하는 일은 없다. 한편, E가 고전위의 상태이고 C가 저전위로 되면, T11이 온하고 F도 C와 동일한 저전위로 된다. 이 결과, T13이 온, T14, T16이 오프하여 노드 G가 V_H되고, 출력 D가 고속으로 고전위로 충전된다. 이 출력의 고전위는 V_H-V_BE이다. 또, 이 회로에서는 제60도의 점선으로 도시하는 바와 같이 C가 고전위 V_A로 되고나서 E가 저전위로 될때까지의 기간 t_CE가 길면, F의 고전위는 V_A-V_T11n에 잠시 머무르므로, T13, T14에 관통전류가 흘러 D가 불충분한 저전위로 머무르는 기간이 존재하는 경우가 있다. 따라서, t_CE의 시간을 짧게 하는 것이 바람직하다. 이를 위해서는 C가 고전위로 되면, 동시에 E를 저전위로 전환하면 좋다. 이것에 의해, 상기 문제점을 해결할 수 있다.First, the circuit operation of FIG. 59 will be described using the static pressure waveform diagram of FIG. If E is at high potential and C is at high potential, then through nMOS T11 the potential of F becomes the potential of V _A -V _T11n . Next, when E becomes low, T12 (pMOS) turns on and the potential of F becomes VH. As a result, T13 (pMOS) is turned off, T14 (nMOS) is turned on, bipolar transistor T15 is turned off, and T16 (nMOS) is turned on, and the output W becomes OV. Furthermore, when F is increased to a high potential V _H, due to the potential of the A and C is V _A, and T11 are turned off, so the current is flowing out of the F to C it does not work for the potential of F drop. On the other hand, when E is at a high potential and C is at a low potential, T11 is on and F is at the same low potential as C. As a result, T13 is turned on, T14 and T16 are turned off so that the node G becomes V _H , and the output D is charged at high potential at high speed. The high potential of this output is V _H -V _BE . In this circuit, as shown by the dashed line of FIG. 60, when the period t _CE is long from C to high potential V _A and E becomes low potential, the high potential of F _remains briefly at V _A -V _T11n . Therefore, there may be a period in which a through current flows through T13 and T14 and D stays at an insufficient low potential. Therefore, it is desirable to shorten the time of t _CE . To do this, once C is at high potential, E can be switched to low at the same time. Thereby, the said problem can be solved.

본 회로에 의하면, 출력에 바이폴라 트랜지스터를 사용하고 있으므로 워드선을 고속으로 V_H-V_BE로 충전할 수 있다.According to this circuit, since a bipolar transistor is used for the output, the word line can be charged to V _H -V _BE at high speed.

또, 제7도에 있어서 바이폴라 트랜지스터 T15를 사용하지 않고 G를 직접 출력으로 해도 좋다. 이때, 출력전압은 V_H까지 높아지므로, 원하는 워드전압과 동일한 V_H를 발생시키면 좋다. 이 때문에, 바이폴라를 사용할때보다 전원 G의 설계가 용이하게 된다. 또, MOS트랜지스터로 구성하기 위한 제조프로세스가 단순하게 된다는 이점도 있다. 또, 제59도의 회로에서는 제13도와 같이 전원과의 사이에 MOS트랜지스터를 삽입하여 동작속도를 제어하는 것도 가능하다.In FIG. 7, G may be directly output without using the bipolar transistor T15. At this time, the output voltage is increased up to V _H, may occur if the same V _H and the desired word voltage. This makes the design of the power source G easier than when using a bipolar. In addition, there is an advantage that the manufacturing process for forming a MOS transistor is simplified. In the circuit of FIG. 59, the operation speed can be controlled by inserting a MOS transistor between the power supply as shown in FIG.

제61도는 전압 V_I'를 기준으로 Vcc 이상의 고전압을 얻기 위한 회로의 실시예이고, 제62도는 그 동작 파형도이다. 이하, 제62도를 사용해서 제61도의 회로의 동작을 설명한다.FIG. 61 is an embodiment of a circuit for obtaining a high voltage of Vcc or more based on the voltage V _I ', and FIG. 62 is an operation waveform diagram thereof. The operation of the circuit of FIG. 61 will be described below using FIG. 62. FIG.

제61도의 회로는 DRAM에 있어서

신호와 동기해서 V_CH단자를 승압하는 회로이다.

신호가 저레벨로 되어 DRAM이 동작 상태로 들어갔을 때에 제62도에 도시한 바와 같이, ψ_1PS를 저레벨, ψ_2PS를 고레벨로 하고, ψ_1S, ψ_1SA를 고레벨로 천이한다. 이 결과, 사전에 Vcc와 동일 전위로 프리차지 되어 있던 G1, G2, G3, G4중 G1과 G2가 MOS용량 TMC221, TMC222에 의해 승압되고, 그 결과 MOS트랜지스터 T_MC229, T_MC22A를 통해서 G1에서 G4, G3으로 전류가 흘러 G3, G4의 전위가 상승한다. 이때, G2가 Vcc 이상으로 승압되어 있으므로, G3, G4의 전위는 MOS트랜지스터 T_MC229, T_MC22A의 임계전압에 제한받는 일 없이 승압할 수 있다. 다음에, ψ_1S와 ψ1_SA를 저레벨로 하강하고 ψ_2S, ψ_3S를 고레벨로 천이한다. 그 결과, G1, G2가 저레벨로 천이하고 G3, G4는 승압된다. 이때, G2의 전위는 ψ_2S가 고레벨로 되면, MOS트랜지스터 T_M22B가 온하므로 OV로 되고, MOS트랜지스터 T_M22A는 확실하게 오프한다. 이 때문에, ψ_2S의 타이밍의 어긋남 또는 커플링 노즐 등에 의해 G2의 전위가 상승하는 일은 없다. 따라서, G3에서 MOS트랜지스터 T_M22C를 통해서 전류가 흘러 (5I2)가 승압된다. 이때, MOS트랜지스터 G4의 게이트와 (5I1') 사이에는 다이오드를 6개 직렬로 접속하고 있으므로, G4의 전위는 V_CL+6V_BE로 클램프된다. 그 결과, V_H의 전압은 MOS트랜지스터T_M22C의 임계전압을 V_T22C로 하여 V_I'+6V_BE-V_T22C로 클램프된다. 예를 들면, V_I'를 4V, V_BE를 0.8V, T_T22C를 0.8V로 하면 8V로 된다. 여기에서는 다이오드를 6개 사용하였지만, 그 수를 변경하는 것에 의해서 V_I'에 대해 V_H가 일정 전압 이상으로 되지 않도록 할 수 있으므로, 예를 들면, V_H에 워드드라이버를 접속한 경우에는 워드선전압을 원하는 값으로 제어할 수 있다. 다음에, DRAM의

신호가 고레벨로 되었을 때에 ψ_2S, ψ_3S를 저레벨로 되돌리고, ψ_1PS를 고레벨, ψ_2PS를 저레벨로 한다. 이 결과, MOS용량 T_MC220에 의해 G5의 전위가 승압되고, pMOS트랜지스터 T_M221을 통해서 MOS트랜지스터 T_M225, T_M226, T_M227, T_M228의 게이트전압이 Vcc 이상으로 승압되고, 이들 MOS트랜지스터에 의해서 G1, G2, G3, G4의 전위는 Vcc로 되어 초기상태로 되돌아간다. 또한, 여기에서 MOS트랜지스터 T_M223은 T_M224의 드레인에 고압이 걸리는 것을 방지하여 T_M224를 보호하기 위한 것이다. 또한, 다이오드를 직렬로 사용한 경우에는 V_BE에 온도의존성이 있으므로, V_H가 온도의존성을 갖게 된다. 이것를 해결하기 위해서는 ψ_1S∼ψ_3S의 진폭을 Vcc가 아닌 V_I'로 하여 클램프회로를 생략하여도 좋다. 이 때, (5I2)의 전압을 원하는 값으로 하기 위해서는 제63도와 같은 회로를 사용하여도 좋다. 제63도에서 V_CH'를 제61도와 같은 회로에 의해 고압으로 유지하면, (5I2)에는 V_REF×((R₆₃₁+R₆₃₂)/R₆₃₂)의 전압이 출력된다. 또, V_REF로서는 V_I'를 사용하여도 좋고, 바이폴라 트랜지스터 Q₆₃₁의 V_BE의 온도의존성을 없애는 온도의존성을 갖는 전압을 인가하여도 좋다. 이상 설명한 바와 같이 본 실시예에 의하면, (5I2)에서 Vcc보다 높은 전압을 얻을 수 있다. 본 실시예에서는

신호와 동기하여 DRAM의 동작시에 V_H를 승압하므로, V_H에서 전류를 공급할 필요가 없는 대기시에는 승압동작에 의해 전력을 소비하는 일없이 저소비 전동력동작이 가능하다. 그러나, DRAM의 사용조건에 따라서는 대기상태가 길게 계속되는 일이 있고, V_H의 전위가 어떤 누설에 의해 저하하는 일도 고려된다. 이 경우에는 대기시의 누설을 보상하는 회로를 별도로 마련하면 좋다. 이를 위해서는 제61도∼제63도의 실시예에서 용량이나 트랜지스터의 사이즈를 작게 하고 전류구동능력을 작게 한 것을 별도로 마련하여

와 독립해서 동작시켜도 좋다. 또는 제64도와 같은 회로를 사용하여도 좋다.The circuit of Figure 61 is a

This circuit boosts the V _CH terminal in synchronization with the signal.

When the signal goes low and the DRAM enters the operating state, as shown in FIG. 62 _{,? 1PS} is at low level _{,? 2PS} is at high level, and? _1S and? _1SA are shifted to high level. In this result, G1 is of a pre-Vcc and the G1, G2, G3, G4 that has been precharged to the same potential G1 and G2 is boosted by the MOS capacitor TMC221, TMC222, as a result through the MOS transistor T _MC229, T _MC22A G4 , The current flows to G3 and the potential of G3 and G4 rises. At this time, since G2 is boosted to Vcc or more, the potentials of G3 and G4 can be boosted without being limited to the threshold voltages of the MOS transistors T _MC229 and T _MC22A . Next, ψ _1S and ψ 1 _SA are lowered to a low level, and ψ _2S and ψ _3S are shifted to a high level. As a result, G1 and G2 transition to a low level and G3 and G4 are boosted. At this time, the potential of G2 becomes OV because the MOS transistor T _M22B turns on when ψ _2S is at a high level, and the MOS transistor T _M22A is reliably turned off. For this reason, the potential of G2 does not rise by the shift of the timing of (psi) _2S , a coupling nozzle, etc. Thus, a current flows through _GMOS transistor T _M22C at G3 to boost 5I2. At this time, since six diodes are connected in series between the gate of the MOS transistor G4 and 5I1 ', the potential of G4 is clamped to V _CL + 6V _BE . As a result, the voltage of V _H is _clamped to V _I '+ 6V _BE -V _T22C with the threshold voltage of MOS transistor T _M22C as V _T22C . For example, if V _I 'is 4V, V _BE is 0.8V, and T _T22C is 0.8V, it is 8V. Although six diodes are used here, by changing the number, it is possible to prevent V _H from exceeding a certain voltage relative to V _I '. Thus, for example, when a word driver is connected to V _H , a word line is used. The voltage can be controlled to the desired value. Next, the DRAM

When the signal is at a high level, ψ _2S and ψ _3S are _returned to a low level, ψ _{1PS is set} to a high level and ψ _{2PS is set} to a low level. As a result, the potential of the G5 and boosted by the MOS capacitor T _MC220, pMOS transistor T _M221 gate voltage of the MOS transistor T _M225, T _M226, T _M227, T _M228 through is boosted above Vcc, by these MOS transistors The potentials of G1, G2, G3, and G4 become Vcc and return to the initial state. In addition, where the MOS transistors _M223 T is to protect the _M224 T to prevent a high pressure is applied to the drain of T _M224. In addition, when diodes are used in series, V _BE has temperature dependency, and therefore V _H has temperature dependency. In order to solve this problem, the clamp circuit may be omitted with the amplitude of ψ _1S to ψ _3S being V _I 'instead of Vcc. At this time, in order to set the voltage of 5I2 to a desired value, a circuit as shown in FIG. 63 may be used. If by the V _CH 'in Fig. 63, such a circuit 61 to help maintain the high pressure, (5I2) is output to the voltage at the _{V REF × ((R 631 +} R 632) / R 632). As V _REF , V _I ′ may be used, or a voltage having temperature dependency that removes the temperature dependency of V _BE of bipolar transistor Q ₆₃₁ may be applied. As described above, according to this embodiment, a voltage higher than Vcc can be obtained at (5I2). In this embodiment

Since the step-up in synchronism with the signal V _H for the operation of the DRAM, when the atmosphere does not need to supply current from the V _H, it is possible to low-electromotive force operation without consuming power by the voltage step-up operation. However, depending on the DRAM usage conditions, the standby state may be continued for a long time, and the potential of V _H may be lowered due to some leakage. In this case, a circuit for compensating for leakage during standby may be separately provided. To this end, in the embodiments of Figs. 61 to 63, a smaller capacitor or a smaller transistor and a smaller current drive capability are separately provided.

It may be operated independently. Alternatively, a circuit as shown in FIG. 64 may be used.

이하, 제64도의 회로의 동작을 제65도를 사용해서 설명한다. ψ를 저레벨로 하면 MOS트랜지스터 T_M240, T_M241, T_M243에 의해 G₂₄₀, G₂₄₁, V_H가 Vcc 가깝게 프리차지된다. 다음에, ψ₁을 고레벨로 상승시키면 인버터 I₂₄₁과 I₂₄₂의 출력은 각각 고레벨, 저레벨로 된다. 따라서, G₂₄₀이 Vcc 이상으로 승압되어 G₂₄₀으로 전류가 흘러 G₂₄₀의 전위가 상승한다. 다음에, ψ₀을 저레벨로 하면 인버터 I₂₄₁과 I₂₄₂의 출력은 각각 저레벨, 고레벨로 되어 G₂₄₁이 더욱 승압되고 V_H로 전류가 흐른다. 이상과 같이, ψ₀를 주기적으로 상승, 하강시키는 것에 의해서, V_H의 전위는 상승한다. V_H의 상승과 함께 다이오드 QD₂₄₀∼Q₂₄₅에 의해 G₂₄₆, V_G246의 전위도 V_H-6V_BE의 관계를 유지하여 상승한다. MOS트랜지스터 T_M246의 임계전압을 -V_T246으로 하였을때, V_H가 V_I'-V_T246+6V_BE이상으로 되면, V_G246은 V_I'-V_T56으로 되어 T_M246이 오프하고, D₂₄₇의 전위는 MOS트랜지스터 T_M247에 의해 OV로 된다. 그 결과, NAND회로 NA240의 출력 O₅의 전압은 고레벨로 고정되고 승압동작은 정지한다. 그 후, 제어선(5I2)에서 유출하는 전류 I_H에 의해 V_H의 전위가 하강하고, V_I'-V_T246+6V_BE이하로 되면, 다시 T_M246이 온하여 V_H의 승압동작이 개시된다.Hereinafter, the operation of the circuit of FIG. 64 will be described using FIG. When? is made low, G ₂₄₀ , G ₂₄₁ and V _H are precharged to near Vcc by the MOS transistors T _M240 , T _M241 and T _M243 . Next, when ψ ₁ is raised to high level, the outputs of inverters I ₂₄₁ and I _{242 become} high level and low level, respectively. Thus, G ₂₄₀ is boosted above Vcc to flow a current to the G ₂₄₀ increases, the potential of G _240. Next, when ψ ₀ is set at the low level, the outputs of the inverters I ₂₄₁ and I ₂₄₂ are at the low level and the high level, respectively, so that the voltage G ₂₄₁ is further increased and current flows to V _H. As described above, the potential of V _H increases by periodically raising and lowering ψ ₀ . With the rise of V _H , the potentials of G ₂₄₆ and V _G246 also rise due to the diodes QD _{240 to} Q ₂₄₅ while maintaining the relationship of V _H -6V _BE . When the threshold voltage of the MOS transistor T _M246 is -V _T246 , when V _H becomes V _I '-V _T246 + 6V _BE or more, V _G246 becomes V _I ' -V _T56 and T _M246 is turned off, and D ₂₄₇ The potential of becomes OV by the MOS transistor T _M247 . As a result, the voltage of the output O ₅ of the NAND circuit NA240 is fixed at a high level and the boosting operation is stopped. After that, when the potential of V _H drops by the current I _H flowing out of the control line 5I2 and falls below V _I '-V _T246 + 6V _BE , T _M246 is turned on again to start the boost operation of V _H. do.

이상과 같이, 본 회로에 의하면 V_H의 전위를 Vcc보다 높은 V_I'-V_T246+6V_BE로 유지할 수 있다. V_I'를 4V, V_T246을 0.5V, V_BE를 0.8V로 하면, V_H는 8.3V로 된다.As described above, according to this circuit, the potential of V _H can be maintained at V _I '-V _T246 + 6V _BE higher than Vcc. If V _I 'is 4V, V _T246 is 0.5V, and V _BE is 0.8V, V _H becomes 8.3V.

이상과 같이 본 실시예에 의하면, 차지펌프회로와 상술한 레벨시프트회로를 조합하는 것에 의해서, 출력전압 V_H를 Vcc보다 높은 일정한 전압으로 유지할 수 있다.As described above, according to the present embodiment, by combining the charge pump circuit and the above-described level shift circuit, the output voltage V _H can be maintained at a constant voltage higher than Vcc.

또한, 클램프를 위한 다이오드 QD₂₄₀∼QD₂₄₅의 수를 경우에 따라 증감하여도 좋은 것은 물론이다. 또한, 경우에 따라 TJ V_CH보다 QD₂₄₀∼QD₂₄₅를 흐르는 전류가 너무 큰 경우에는 제66도와 같이 QD₂₄₅를 바이폴라 트랜지스터로 하고 컬렉터와 Vcc의 베이스를 QD₂₄₄의 출력에 접속하는 것에 의해서, 1/h_FE로 상기 전류를 감소할 수 있다.It goes without saying that the number of diodes QD _{240 to} QD ₂₄₅ for clamping may be increased or decreased in some cases. In some cases, when the current flowing from QD _{240 to} QD ₂₄₅ is too large than TJ V _CH , by connecting QD ₂₄₅ as a bipolar transistor and connecting the collector and the base of Vcc to the output of QD ₂₄₄ as shown in FIG. The current can be reduced by / h _FE .

또, 다이오드의 갯수는 전압 V_H와 V_I'의 차가 원하는 값으로 되도록 결정하면 좋다. 또, MOS트랜지스터 T_M248을 저항 등 다른 소자로 치환할 수 있다. MOS트랜지스터를 사용하는 경우에는 게이트폭 W에 대하여 게이트길이 Lg를 크게 하는 것에 의해, 비교적 작은 점유면적으로 용이하게 높은 저항값을 얻을 수 있다. 또한, 여기에서는 다이오드로서 pn접합형의 다이오드를 상정하였다. pn접합형의 다이오드는 예를 들면 바이폴라 트랜지스터의 베이스와 컬렉터를 접속하는 것에 의해 용이하게 실현할 수 있다. 이 때문에, 바이폴라 트랜지스터와 동시에 형성할 수 있어 제조 공정을 감소화할 수 있다. 이때, 저항도 바이폴라 트랜지스터의 베이스층을 사용하여 실현하면, 더욱 고정을 간소화할 수 있다. pn접합 다이오드의 순방향전압 V_BE는 통상 0.8V정도이므로, 제65도의 실시예에서 전압 V_H와 V_H'의 차는 0.8V를 단위로한 값밖에 취할 수 없지만, 경우에 따라서 V_H와 V_I'의 차를 0.8V의 n배(n=1, 2…) 이외로 설정한 필요가 있는 경우도 있다. 이때에는 0.4V정도의 순방향전압 V_F를 갖는 쇼트키 다이오드를 사용하면,The number of diodes may be determined such that the difference between the voltages V _H and V _I ′ is a desired value. In addition, the MOS transistor T _M248 can be replaced with another element such as a resistor. In the case of using a MOS transistor, by increasing the gate length Lg with respect to the gate width W, a high resistance value can be easily obtained with a relatively small occupation area. In addition, a pn junction type diode was assumed as a diode here. A pn junction diode can be easily realized by, for example, connecting a base and a collector of a bipolar transistor. For this reason, it can form simultaneously with a bipolar transistor, and can reduce a manufacturing process. At this time, if the resistance is also realized using the base layer of the bipolar transistor, the fixing can be further simplified. Since the forward voltage V _BE of the pn junction diode is usually about 0.8 V, the difference between the voltages V _H and V _H 'can only be taken in units of 0.8 V in the embodiment of FIG. 65, but in some cases V _H and V _I It may be necessary to set the difference of 'other than n times (n = 1, 2 ...) of 0.8V. In this case, using a Schottky diode having a forward voltage V _F of about 0.4V,

V_H=V_I'-V_T246+iV_F V _H = V _I '-V _T246 + iV _F

로 되고, 0.4V를 단위로 하여 V_H의 값을 설정할 수가 있다. 또, 제67도에 도시한 바와 같은 nMOS 다이오드를 사용하여도 좋은 것은 물론이고, 이 경우에는 nMOS T_MA의 임계전압을 V_TMA로 하여,The value of V _H can be set in units of 0.4V. In addition, of course, an nMOS diode as shown in FIG. 67 may be used. In this case, the threshold voltage of the nMOS T _MA is set to V _TMA .

V_H=V_I'-V_T246+iV_TMA V _H = V _I '-V _T246 + iV _TMA

로 되므로, V_TMA를 단위로 하여 전위차를 가변으로 할 수 있다. 또한, 제68도에 도시한 바와 같은 회로를 다이오드 대신에 사용하여 임의의 전위차를 만들 수도 있다. 제68도에 있어서는 단자(3A)와 (3B) 사이의 전위차는Therefore, the potential difference can be varied in units of V _TMA . In addition, a circuit as shown in FIG. 68 may be used in place of the diode to make an arbitrary potential difference. In FIG. 68, the potential difference between the terminals 3A and 3B is

로 할 수 있으므로, R_A와 R_B의 비를 변경하는 것에 의해 연속적으로 전위차를 변경할 수 있다. 그밖의 여러가지 변형이 가능하지만, 제69도에 도시한 실시예는 nMOS만으로 제65도의 레벨시프트회로 L을 구성한 것이다. 본 실시예에서는 클램프의 다이오드를 nMOS다이오드로 하고 바이폴라 트랜지스터 Q, 저항 R을 각각 nMOS T_M51, T_M52로 치환하였다. 본 실시예에서는 V_H와 V_I'의 관계는 T_M51의 임계전압을 V_TM51, MOS다이오드의 임계전압을 V_TD로 해서,Therefore, the potential difference can be changed continuously by changing the ratio of R _A and R _B. Various other modifications are possible, but the embodiment shown in FIG. 69 configures the level shift circuit L in FIG. 65 only with nMOS. In this embodiment, the clamp diode is an nMOS diode, and the bipolar transistor Q and the resistor R are replaced with nMOS T _M51 and T _M52 , respectively. In the present embodiment, the relationship between V _H and V _I 'is _assumed that the threshold voltage of T _M51 is V _TM51 and the threshold voltage of MOS diode is V _TD .

V_H=V_I'-V_T246+V_TM51+nV_TD V _H = V _I '-V _T246 + V _TM51 + nV _TD

로 되고, 임계전압 V_TD를 단위로 하여 전위차를 설정할 수 있다. 본 실시예에서는 nMOS다이오드 T_MD51∼T_MD5i를 통해서 흐르는 전류는 nMOS T_M53을 통해서 흐르는 바이어스전류 I_N뿐이므로 (5I2)의 전류 공급능력을 필요이상으로 크게 할 필요가 없다. 또, 본 실시예에서는 바이폴라 트랜지스터를 사용할 필요가 없고 MOS트랜지스터만으로 구성되어 있으므로, MOS트랜지스터만으로 이루어지는 LIS에 적용하는데 적합하다. MOS트랜지스터 T_M51, T_M53의 게이트전압, 게이트길이, 게이트폭은 전류 I_R및 I_N이 원하는 값으로 되도록 결정하면 좋다. 예를 들면, I_L에 대하여 I_R의 값을 10배로 설정하면 MOS트랜지스터 T_M51의 드레인전류의 변동을 10%정도로 억제할 수 있고, V_L을 거의 일정하게 유지할 수 있다. 또, 이상의 실시예에서는 클램프회로의 온도특성이 문제로 될 경우에는 MOS트랜지스터 T_M246의 소오스 전압에 온도의존성을 갖게 해서 클램프의 온도의존성을 보상할 수도 있다.The potential difference can be set in units of the threshold voltage V _TD . In this embodiment, nMOS diode T _MD51 ~T current flowing through the _MD5i need not be made larger than necessary, the current supply capability of the nMOS T because the bias current I _N flows through only the _M53 (5I2). In addition, in this embodiment, since it is not necessary to use a bipolar transistor and consists only of a MOS transistor, it is suitable to apply to LIS which consists only of a MOS transistor. The gate voltage, gate length, and gate width of the MOS transistors T _M51 and T _M53 may be determined so that the currents I _R and I _N become desired values. For example, if the value of I _R is set to 10 times with respect to I _L , the fluctuation in the drain current of the MOS transistor T _M51 can be suppressed to about 10%, and V _L can be maintained almost constant. In the above embodiment, when the temperature characteristic of the clamp circuit becomes a problem, the temperature dependence of the clamp can be compensated by giving temperature dependence to the source voltage of the MOS transistor T _M246 .

본 발명은 상술한 바와 같이 DRAM 뿐만 아니라 SRAM에 적용하여도 유효하다. 제70도는 nMOS트랜지스터와 저항을 사용하여 메모리셀을 구성한 SRAM의 일예이다. 제70도에 있어서 주변회로에 사용하는 구동회로 및 차동앰프에 대해서도 상술한 바와 같은 제어를 실행하는 것에 의해서, 안정하고 신뢰성이 높은 동작을 실현할수 있다. 그밖에, 메모리셀의 부하저항 R_C1, R_C2이 인가전압을 Vcc가 아니라 본 발명의 전압변환회로에서 공급하면, 메모리셀 특성의 온도의존성 및 외부전원전압 의존성을 없앨 수 있으므로 소프트에러 내성이 향상하는등 매우 안정한 메모리동작을 실현할 수 있다. 이때, R_C1, R_C2에서 공급되는 전류 즉 메모리셀의 유지전류는 매우 적고 또 거의 일정한 DC전류이므로, 전압을 일정하고 일정하고 또한 정밀도 좋게 유지하는 것이 용이하게 된다. 또한, 데이터선 DL,

의 전압, 즉 라이트 전압 또는 워드선 w의 전압을 안정되게 제어하면 더욱 신뢰성이 향상된다. 그를 위해서는 본 발명에 의해 얻어지는 상기 전압 V_I에 따라서 라이트 전압을 결정하면, 온도의존성 및 외부전압 의존성을 없앨 수 있어 더욱 신뢰성을 향상시킬 수 있다.As described above, the present invention can be applied to not only DRAM but also SRAM. 70 shows an example of an SRAM in which a memory cell is formed by using an nMOS transistor and a resistor. In FIG. 70, the above-described control is also performed on the drive circuit and the differential amplifier used for the peripheral circuit, thereby achieving stable and reliable operation. In addition, when the load resistors R _C1 and R _C2 of the memory cells are supplied by the voltage conversion circuit of the present invention instead of Vcc, the temperature dependence and the external power supply voltage dependency of the memory cell characteristics can be eliminated, thereby improving the soft error resistance. Very stable memory operation can be realized. At this time, since the current supplied from R _C1 and R _C2 , that is, the holding current of the memory cell is very small and almost constant DC current, it is easy to keep the voltage constant, constant and accurate. In addition, the data line DL,

Reliability is further improved by stably controlling the voltage of i. For that purpose, if the write voltage is determined in accordance with the voltage V _I obtained by the present invention, the temperature dependence and the external voltage dependence can be eliminated and the reliability can be further improved.

또, 본 발명은 메모리 이외의 논리 LSI에 있어서도 마찬가지이다. 또, 제53도에 있어서 제어회로에서는 주변회로의 특성을 제어선(6)에 의해 검지하고 있지만, 그 검지는 목적에 따라서 여러 장소에 따라서 실행할 수 있다. 예를 들면, 워드선이 인가되고 센스앰프 미소신호를 증폭할 때까지의 시간을 검지하고, 그 결과에 따라 SA의 구동전압 및 구동 전류를 변화시켜 어레이부의 동작특성을 제어하는 등의 여러가지의 제어하는 방법도 있다. 또, 주된 구성요소로서는 MOS트랜지스터, 바이폴라 트랜지스터를 예로하여 설명하였지만, 그밖의 GaAs 등의 화합물 반도체의 소자로 구성한 것에서도 본 발명의 원리는 그대로 적용할 수 있다. 또, 특성의 변동요인으로서는 주로 MOS트랜지스터의 소자정수를 주로 채택하였지만, 바이폴라 트랜지스터의 전류증폭율, 차단주파수, 순방향전압 등의 변동에 대해서도 마찬가지로 대처할 수 있는 것은 물론이다. 또한, 각 실시예에서는 모든 특성을 일정하게 유지하는 것을 주목적으로 설명하였지만, 본 발명을 사용하면 목적에 따라 예를 들면 게이트길이, 임계전압 등의 제조조건에 의한 변동이나 전원전압, 온도 등의 사용조건의 변동이 반도체장치를 고속으로 하도록 변동시키는 경우에는 그것보다 더욱 고속으로 되도록 제어하거나 반대로 제조조건, 사용조건이 반도체장치를 저속으로 하도록 제어할 수 있다. 또한, 상술한 실시예는 TTL인터페이스를 중심으로 기술하였지만, ECL 등 다른 경우에 대해서도 마찬가지로 적용할수 있는 것은 물론이다.The present invention also applies to logical LSIs other than memory. In FIG. 53, the control circuit detects the characteristics of the peripheral circuit by the control line 6, but the detection can be performed in various places depending on the purpose. For example, the time until the word line is applied to amplify the sense amplifier microsignal is detected, and according to the result, various control such as changing the driving voltage and driving current of the SA to control the operation characteristics of the array unit. There is also a way. Although the main components have been described using MOS transistors and bipolar transistors as examples, the principles of the present invention can be applied directly to other semiconductor semiconductors such as GaAs. In addition, the element constant of the MOS transistor is mainly adopted as the variation factor of the characteristics, but of course, it is also possible to cope with variations in the current amplification factor, the cutoff frequency, the forward voltage, and the like of the bipolar transistor. In addition, in each embodiment, the main purpose is to keep all the characteristics constant. However, according to the present invention, for example, variations in the manufacturing conditions such as gate length and threshold voltage, use of power supply voltage, temperature, etc. may be used. In the case where the fluctuation of the condition causes the semiconductor device to be changed at a high speed, it can be controlled to be faster than that, or conversely, the manufacturing condition and the use condition can be controlled to make the semiconductor device at a low speed. In addition, although the above-described embodiment has been described based on the TTL interface, it is a matter of course that the same applies to other cases such as ECL.

이상 기술한 바와 같이 본 발명에 의하면, 제조조건이나 사용조건 등의 변동이 있어도 안정하고 고신뢰의 반도체장치를 실현할 수 있다. 또, 동시에 양산시에 양품의 수율을 높게 유지할 수 있으므로, 종래의 반도체장치에 비해서 저코스트로 제조할 수 있다.As described above, according to the present invention, a stable and highly reliable semiconductor device can be realized even if there are variations in manufacturing conditions and use conditions. In addition, since the yield of a good product can be maintained high at the time of mass production, it can manufacture at low cost compared with the conventional semiconductor device.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라서 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위하에 여러가지로 변경이 가능하다는 것은 물론이다.As mentioned above, although the invention made by this inventor was demonstrated concretely according to the said Example, of course, this invention is not limited to the said Example and can be variously changed in the range which does not deviate from the summary.

Claims (12)

기준전압을 발생하는 기준전압 발생회로, 외부전원전압을 받아서 상기 외부전원전압과는 다른 내부전압을 상기 기준전압을 기준으로 해서 발생하는 내부전압 발생회로 및 상기 내부전압이 공급되는 내부회로를 구비하는 반도체 장치에 있어서, 상기 내부전압 발생회로는 제1입력단자와 제2입력단자의 각각에 입력되는 전압의 차에 따른 전압을 출력하는 차동증폭수단과 상기 차동증폭수단의 출력을 받아서 상기 내부전압을 출력하는 내부전압 출력수단을 갖고, 상기 차동증폭수단의 상기 제1입력단자에는 상기 기준전압이 공급되고, 상기 제2입력단자로는 상기 내부전압이 귀환되고, 상기 차동증폭수단은 그의 동작전류가 큰 제1모드와 상기 제1모드보다 작은 동작전류의 제2모드를 갖고, 제어신호에 의해 상기 제1모드와 상기 제2모드중 어느 하나로 설정되는 것을 특징으로 하는 반도체 장치.A reference voltage generation circuit for generating a reference voltage, an internal voltage generation circuit for receiving an external power supply voltage and generating an internal voltage different from the external power supply voltage based on the reference voltage, and an internal circuit to which the internal voltage is supplied; In the semiconductor device, the internal voltage generation circuit receives the output of the differential amplifier means and the differential amplifier means for outputting a voltage according to the difference between the voltage input to each of the first input terminal and the second input terminal and receives the internal voltage And an internal voltage output means for outputting, wherein the reference voltage is supplied to the first input terminal of the differential amplifying means, the internal voltage is fed back to the second input terminal, and the differential amplifying means has an operating current thereof. It has a large 1st mode and the 2nd mode of the operation current smaller than the said 1st mode, and it is any one of the said 1st mode and the said 2nd mode by a control signal. A semiconductor device characterized in that the process. 제1항에 있어서, 내부전압 출력수단으로 p채널 MOS트랜지스터를 포함하고, 상기 p채널 MOS트랜지스터의 게이트에 상기 차동증폭수단의 출력전압이 인가되고, 상기 p채널 MOS트랜지스터의 드레인에서 상기 내부전압을 출력하는 것을 특징으로 하는 반도체 장치.The method of claim 1, further comprising a p-channel MOS transistor as an internal voltage output means, the output voltage of the differential amplifying means is applied to the gate of the p-channel MOS transistor, and the internal voltage at the drain of the p-channel MOS transistor Outputting a semiconductor device. 제1항 또는 제2항에 있어서, 상기 내부전압을 발생회로는 상기 외부전원전압이 소정의 전압 이상일 때에 상기 외부전원전압에 따른 전압을 출력하는 출력회로를 갖는 것을 특징으로 하는 반도체 장치.The semiconductor device according to claim 1 or 2, wherein said internal voltage generating circuit has an output circuit for outputting a voltage according to said external power supply voltage when said external power supply voltage is equal to or greater than a predetermined voltage. 제1항 또는 제2항에 있어서, 상기 내부회로는 트랜지스터와 캐패시터로 이루어지는 메모리셀을 갖고, 상기 캐패시터에 축적되는 전하는 상기 캐패시터의 용량과 상기 내부전압의 곱인 것을 특징으로 하는 반도체 장치.The semiconductor device according to claim 1 or 2, wherein the internal circuit has a memory cell consisting of a transistor and a capacitor, and charges accumulated in the capacitor are the product of the capacitance of the capacitor and the internal voltage. 제3항에 있어서, 상기 내부회로는 트랜지스터와 캐패시터로 이루어지는 메모리셀을 갖고, 상기 캐패시터에 축적되는 전하는 상기 캐패시터의 용량과 상기 내부전압의 곱인 것을 특징으로 하는 반도체 장치.4. The semiconductor device according to claim 3, wherein the internal circuit has a memory cell consisting of a transistor and a capacitor, and the charge accumulated in the capacitor is a product of the capacitance of the capacitor and the internal voltage. 제4항에 있어서, 상기 내부회로는 상기 메모리셀의 상기 트랜지스터의 게이트에 접속된 워드선을 갖고, 상기 워드선에 인가되는 전압은 상기 내부전압을 기준으로 하는 것을 특징으로 하는 반도체 장치.The semiconductor device according to claim 4, wherein the internal circuit has a word line connected to a gate of the transistor of the memory cell, and the voltage applied to the word line is based on the internal voltage. 제5항에 있어서, 상기 내부회로는 상기 메모리셀의 상기 트랜지스터의 게이트에 접속된 워드선을 갖고, 상기 워드선에 인가되는 전압은 상기 내부전압을 기준으로 하는 것을 특징으로 하는 반도체 장치.6. The semiconductor device according to claim 5, wherein said internal circuit has a word line connected to a gate of said transistor of said memory cell, and a voltage applied to said word line is based on said internal voltage. 외부전원전압이 공급되어 상기 외부전원전압과는 다른 내부전압을 발생하는 전압변환회로 및 상기 내부전압이 공급되는 내부회로를 구비하는 반도체 장치로서, 상기 전압변환회로는 제1기준전압을 발생하는 정전압 발생회로, 상기 제1기준전압을 받고 상기 제1기준전압을 기준으로 해서 제2기준전압을 출력하는 증폭회로 및 상기 차동증폭기가 출력하는 제2기준전압을 받고 상기 내부전압을 출력하는 버퍼회로를 구비하고, 상기 버퍼회로는 상기 내부회로가 대기상태에 있을 때에 그의 전류구동능력이 감소되는 것을 특징으로 하는 반도체 장치.A semiconductor device having a voltage conversion circuit that is supplied with an external power supply voltage to generate an internal voltage different from the external power supply voltage, and an internal circuit to which the internal voltage is supplied, wherein the voltage conversion circuit is a constant voltage for generating a first reference voltage. A generating circuit, an amplifying circuit receiving the first reference voltage and outputting a second reference voltage based on the first reference voltage, and a buffer circuit receiving the second reference voltage output by the differential amplifier and outputting the internal voltage; And the buffer circuit has a reduced current driving capability when the internal circuit is in a standby state. 제8항에 있어서, 상기 전압변환회로는 상기 외부전원전압이 소정 전압보다 커졌을 때에 상기 내부전압을 일정 전압에서 상승시키고, 상기 외부전원전압에 따른 전압을 출력하는 에이징전압 인가수단을 구비하는 것을 특징으로 하는 반도체 장치.9. The voltage conversion circuit of claim 8, wherein the voltage conversion circuit includes aging voltage applying means for raising the internal voltage at a predetermined voltage when the external power supply voltage is greater than a predetermined voltage and outputting a voltage according to the external power supply voltage. A semiconductor device. 제8항에 있어서, 상기 버퍼회로는 제1입력단자와 제2입력단자의 각각에 입력되는 전압의 차에 따른 전압을 출력하는 차동증폭수단와 상기 차동증폭기의 출력을 받고 상기 내부전압을 출력하는 내부전압 출력수단을 포함하고, 상기 차동증폭기의 상기 제1입력단자에는 상기 제2기준전압이 공급되고, 상기 제2입력단자로는 상기 내부전압이 귀환되고, 상기 차동증폭기는 제어신호에 응답해서 그의 출력의 전류구동능력을 감소시키는 수단을 갖는 것을 특징으로 하는 반도체 장치.10. The apparatus of claim 8, wherein the buffer circuit comprises: differential amplifying means for outputting a voltage corresponding to a difference between voltages input to each of the first input terminal and the second input terminal, and an internal receiving the output of the differential amplifier and outputting the internal voltage; And a voltage output means, wherein said second input voltage is supplied to said first input terminal of said differential amplifier, said internal voltage is fed back to said second input terminal, and said differential amplifier responds to a control signal. And means for reducing the current driving capability of the output. 제9항에 있어서, 상기 전압변환회로는 상기 외부전원전압이 소정 전압보다 커졌을 때에 상기 내부전압을 일정 전압에서 상승시키고, 상기 외부전원전압에 따른 전압을 출력하는 에이징전압 인가수단을 구비하는 것을 특징으로 하는 반도체 장치.10. The apparatus of claim 9, wherein the voltage conversion circuit includes aging voltage applying means for raising the internal voltage at a predetermined voltage when the external power supply voltage is greater than a predetermined voltage and outputting a voltage according to the external power supply voltage. A semiconductor device. 8항∼제11항 중 어느 한 항에 있어서, 상기 내부회로는 트랜지스터와 캐패시터로 이루어지는 메모리셀을 갖고, 상기 캐패시터에 축적되는 전하는 상기 캐패시터의 용량과 상기 내부전압의 곱인 것을 특징으로 하는 반도체 장치.것을 특징으로 하는 반도체 장치.The semiconductor device according to any one of claims 8 to 11, wherein the internal circuit has a memory cell consisting of a transistor and a capacitor, and charges accumulated in the capacitor are a product of the capacitance of the capacitor and the internal voltage. A semiconductor device, characterized in that.

Images