KR910006475B1 - Voltage conversion circuit of semiconductor device - Google Patents

Abstract

내용 없음.No content.

Description

반도체장치의 전압변환회로Voltage conversion circuit of semiconductor device

제1도∼제3도는 본 발명의 실시예의 전압변환회로의 구성도와 그 특성을 나타낸 그래프.1 to 3 are graphs showing the structure and characteristics of the voltage conversion circuit of the embodiment of the present invention.

제4도∼제9도는 제1도∼제3도의 전압변환회로중의 주요부분의 회로도4 through 9 are circuit diagrams of the main parts of the voltage conversion circuits shown in FIGS.

제10도는 본 발명을 적용한 DRAM의 구성도.10 is a block diagram of a DRAM to which the present invention is applied.

제11도는 제10도의 DRAM동작 파형도.FIG. 11 is a DRAM operational waveform diagram of FIG.

제12도 및 제13도는 제10도의 DRAM의 주요부분의 회로도.12 and 13 are circuit diagrams of main parts of the DRAM of FIG.

제14도는 제10도중의 전압변환회로의 특성을 나타낸 그래프.FIG. 14 is a graph showing the characteristics of the voltage conversion circuit in FIG.

제15도는 종래의 전압변환회로의 회로도와 그 특성을 나타낸 그래프.15 is a graph showing a circuit diagram and characteristics of a conventional voltage conversion circuit.

제16도∼제18도, 제20도∼제24도는 본 발명의 실시예를 나타낸 도면,16 to 18, 20 to 24 is a view showing an embodiment of the present invention,

제19도는 제18도의 실시예의 동작파형을 나타낸 타이밍도.19 is a timing diagram showing an operation waveform of the embodiment of FIG.

제25도는 제21도 및 제22도의 동작파형을 나타낸 도면.25 is a view showing operating waveforms of FIGS. 21 and 22;

제26도는 종래예를 도시한 도면.26 is a diagram showing a conventional example.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1, 2, 2A, 2B, 2C : 전압발생회로 3, 3A, 3B, 3C : 선택회로1, 2, 2A, 2B, 2C: Voltage generating circuit 3, 3A, 3B, 3C: Selection circuit

4, 4A, 4B, 4C : 비교회로 5∼8 : 버퍼4, 4A, 4B, 4C: comparison circuit 5-8: buffer

본 발명은 반도체장치에 관한 것으로써, 특히 반도체장치의 적어도 일부의 회로에서 사용하는 내부 전원전압을 발생하는 전압변환회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a voltage conversion circuit for generating an internal power supply voltage for use in at least part of a circuit of a semiconductor device.

또, 외부 전원전압을 반도체 집적회로 칩내에서 강하시켜 칩내의 미세 트랜지스트에 인가시키기 위한 것으로써, 특히 광범위한 외부 전원전압에 대해서 안정한 출력전압을 얻을 수 있는 전압리미터에 관한 것이다.In addition, the present invention relates to a voltage limiter capable of obtaining a stable output voltage with respect to a wide range of external power supply voltages in order to drop the external power supply voltage in a semiconductor integrated circuit chip and apply it to a fine transistor in the chip.

근래, 반도체소자의 미세화에 따른 내압의 저하가 문제로 되고 있었다. 이 문제는 전원전압을 내리면 해결할 수 있지만, 이것은 외부인터페이스 관계에서 보면 반드시 바람직한 것은 아니다. 따라서, 외부에서 인가하는 전원전압은 종래 그대로(예를들면 TTL 변환의 경우는 5V)해놓고, 그것보다도 낮은 전압(예를들면 3V)의 내부전원을 반도체장치내에서 만드는 방법이 제안되어 있다. 외부전원에서 내부전원을 발생하기 위한 전압변환회로에 대해서는, 예를들면 일본국 특허공개공보소화 56-111514호 미국출원 No.140628호에 기재되어 있다. 제15a도에 상기 특허출원에서 제안되어 있는 회로를 도시한다. 이 회로는 외부전원 Vcc에서 내부전원 V₁을 발생하는 회로이며, R은 저항소자, BL₀, BL₁은 상기 특허출원에서 ＂기본회로＂라고 불리어지는 회로이다. ＂기본회로＂는 AC 사이의 전압이 소정의 전압(이하, ON전압이라 한다) 이하일 때는 BC 사이가 비도통, 소정의 전압 이상일 때는 BC 사이가 도통하는 회로이다. 제15도(b)는 상기 특허출원에 기재되어 있는 ＂기본회로＂의 실시예이다.In recent years, a drop in the breakdown voltage due to the miniaturization of semiconductor devices has become a problem. This problem can be solved by lowering the supply voltage, but this is not necessarily desirable from an external interface relationship. Therefore, a method of making an internal power supply of a lower voltage (e.g. 3V) in a semiconductor device in the semiconductor device has been proposed, while supplying an external power supply voltage is conventionally (e.g., 5V for TTL conversion). A voltage conversion circuit for generating an internal power source from an external power source is described, for example, in Japanese Patent Application Laid-Open No. 56-111514, US Application No. 140628. Fig. 15A shows a circuit proposed in the above patent application. This circuit is a circuit for generating an internal power supply V ₁ from an external power supply Vcc, where R is a resistance element, and BL ₀ and BL ₁ are circuits referred to as "basic circuits" in the patent application. The "basic circuit" is a circuit in which BC is not conductive when the voltage between AC is lower than or equal to a predetermined voltage (hereinafter referred to as ON voltage), and when BC is higher than or equal to a predetermined voltage. Fig. 15B is an embodiment of the “basic circuit” described in the patent application.

이 회로의 특성을 제15도(c)에 도시한다. 외부 전원전압 Vcc가 Vpo(Vposms 기본회로 BL₀의 ON전압)이하일 때, BL₀, BL₁이 모두 비도통상태이므로 출력전압_V1은 Vcc와 같다. Vcc가 Vpo를 넘으면, BL₀가 도통상태로 되므로_V1은저항소자 R와 BL₀의 ON저항 R₀의 비로 결정된다. 따라서, V₁의 Vcc의존성(기울기 m)은 도면에 도시한 바와 같이 1보다 작게 된다. 또 Vcc가 상승하여 Vcc-V₁이 V_P1(V_P1은 기본회로 BL₀의 ON전압)을 넘으면, BL₁이 도통상태로 되어 저항 R에 BL₁의 ON 저항 R₁의 병렬로 접속된다.The characteristic of this circuit is shown in Fig. 15C. When the external power supply voltage Vcc is lower than Vpo (ON voltage of the Vposms basic circuit BL ₀ ), the output voltage _V1 is equal to Vcc since both BL ₀ and BL ₁ are in a non-conducting state. When Vcc exceeds Vpo, BL ₀ is in a conductive state, and _V1 is determined by the ratio of the resistance element R to the ON resistance R ₀ of BL ₀ . Thus, Vcc dependency (slope m) of V ₁ is smaller than 1 as shown in the figure. When Vcc rises and Vcc-V ₁ exceeds V _P1 (V _P1 is the ON voltage of the basic circuit BL ₀ ), BL ₁ becomes conductive and is connected to the resistor R in parallel with the ON resistance R ₁ of BL ₁ .

따라서, V₁의 Vcc의존성(기울기 m')은 m보다 크게 된다.Thus, Vcc dependence of V ₁ (the slope m ') will be greater than m.

즉, V₁의 Vcc의존성으로서는 점 P 및 P'에서 구부러진 특성이 얻어진다. 점 P,P'에서의 Vcc의 값은,That is, as the Vcc dependence of V ₁ are bent at the characteristic points P and P 'can be obtained. The value of Vcc at points P and P 'is

이다. 또, 기울기 m, m'는to be. In addition, the slope m, m '

이다.to be.

본 회로의 이점은 다음에 설명하는 바와 같이, 내부전원 V₁로 동작하는 회로(이하 내부회로라 한다)의 전압에이징이 가능한 것이다. 전압에이징이라 함은 반도체장치의 출하전에 전원단자에 통상 동작시보다도 높은 전압을 인가해서 불량으로 된 것을 제거하는 것이며, 출하 후의 초기 불량 저감에 유효한 방법이다. 내부회로의 전압에이징을 가능하게 하기 위해서는 통상동작시의 외부전원전압 Vcc가 V₀와 V₀'사이에 있으며, 에이징의 Vcc가 V₀'보다 높게되도록 V₀, V₀'를 설계해두면 좋다. 이렇게하면, 통상 동작시에는 V₁의 Vcc 의존성 m이 작으므로 Vcc가 변동하여도 내부회로의 동작은 안정하게 된다. 또, 에이징시에는 V₁의 Vcc 의존성 m'가 크므로 통상동작시보다도 충분히 높은 V₁이 내부회로에 인가되어 내부회로의 전압에이징이 행하여진다.An advantage of this circuit is that voltage aging of a circuit (hereinafter referred to as an internal circuit) that operates with the internal power supply V _{1 can} be performed as described below. The voltage aging is applied to the power supply terminal before shipment of the semiconductor device to remove a defective one by a higher voltage than normal operation, and is an effective method for reducing initial failure after shipment. In order for the external supply voltage Vcc in the normal operation, and between, the aging Vcc is V _0, V ₀ and V ₀ may leave to design the V _0, V ₀ 'to above the enabling voltage aging of the internal circuit . In this case, since the Vcc dependency m of V ₁ is small in normal operation, the operation of the internal circuit becomes stable even when Vcc fluctuates. In addition, at the time of aging, the Vcc dependency m 'of V ₁ is large, so that V ₁ , which is sufficiently higher than in normal operation, is applied to the internal circuit and voltage aging of the internal circuit is performed.

상기 종래 기술의 문제점은 내부전원의 통상동작시의 특성과 에이징시의 특성을 독립적으로 설계할 수 없다는 것이다. 예를들면, 제15a도의 회로에서 통상동작시의 특성은 BL₀에 의해서, 에이징시의 특성은 BL₀및 BL₁에 의해서 결정된다. 그 때문에 통상동작시의 특성을 변화시키기 위하여 BL₀을 변경하면, 에이징시의 특성도 동시에 변경되어 버린다. 에이징시의 특성을 결정하는 파라미터 m',V₀'는 식(1)∼(4)에서,The problem with the prior art is that it is not possible to independently design the characteristics during normal operation and the aging of the internal power supply. For example, the characteristics of the normal operation in the circuit 15a is separate characteristics during aging by BL ₀ is determined by the BL ₀ and BL _1. Therefore, if BL ₀ is changed in order to change the characteristic during normal operation, the characteristic during aging also changes at the same time. The parameters m 'and V ₀ ', which determine the characteristics at the time of aging, are represented by equations (1) to (4),

이다. 이 식에서 명확한 바와 같이 에이징시의 특성을 결정하는 파라미터 m',V0'가 통상동작시의 특성을 결정하는 파라미터인 m, V₀에 의존한다.to be. As is clear from this equation, the parameters m 'and V0' which determine the characteristics at the time of aging depend on the parameters m and V ₀ which determine the characteristics at the time of normal operation.

따라서, 통상동작시의 특성을 변경할 때마다 BL₁을 다시 설계하지 않으면 안된다.Therefore, BL ₁ must be redesigned each time the characteristic during normal operation is changed.

제26도에 종래의 전압리미터회로와 그 적용예를 도시한다. 이것은 Extended Abstracts of the 18th Conferencs on solid State Devices and Materials, 1986년, p 307∼310＂에 기재되어 있다.FIG. 26 shows a conventional voltage limiter circuit and application examples thereof. This is described in Extended Abstracts of the 18th Conferencs on solid State Devices and Materials, 1986, p 307-310i.

다음에 이 동작을 개략적으로 설명한다. 제26도에서, I는 전압발생회로의 반도체집, VC2는 자동증폭기에 위한 귀환형 전압리미터회로, L₁및 L₃은 내압이 낮은 미세 트랜지스터를 포함하는 회로로써, 예를 들면 상기 전압 리미터회로의 부로 되는 것이다. L2는 치수가 크고, 내압이 높은 트랜지스터를 포함하는 회로이다. 여기에서, L₁,L₃은 리미터 기준전압 VL₁, VL₂를 기준으로 해서 전압 리미터에 의해 외부전압 Vcc보다도 내려간 전압 VL0₁, VL0₂가 인가된다. 한편 L₂에는 Vcc가 직접 인가된다. ø1, ø2, ø3는 각각 L₁, L₂, L₃의 구동신호이다. 또 ø₁, ø₃는 전압리미터 VC2내의 자동증폭기의 전류를 제어하는 신호이며, 트랜지스터 Q8을 ON, OFF한다. 이들의 신호는 ø₁, ø₃에 의해 L1, L3가 동작을 개시한 시점에서 하이레벨(Vcc)에서 로우레벨(Vss)로 변화된다. 이것에 의해 VC2내의 트랜지스터 Q8이 ON하고, 차동증폭기의 전류가 증가하여 L1, L3의 전류변동에 의한 VL0₁, VL0₂의 변동에 고속으로 응답할 수 있게 된다.Next, this operation is outlined. In FIG. 26, I is a semiconductor collection of a voltage generating circuit, VC2 is a feedback voltage limiter circuit for an automatic amplifier, and L ₁ and L ₃ are circuits including a low transistor with a low breakdown voltage, for example, the voltage limiter circuit. To become wealth. L2 is a circuit including a transistor having a large dimension and a high breakdown voltage. Here, the voltages VL0 ₁ and VL0 _{2 which} are lower than the external voltage Vcc by the voltage limiter are applied to L ₁ and L ₃ based on the limiter reference voltages VL ₁ and VL ₂ . On the other hand, Vcc is directly applied to L ₂ . ø1, ø2, ø3 is a drive signal of the L _1, L _2, L _3, respectively. ₁ and ₃ are signals for controlling the current of the automatic amplifier in the voltage limiter VC2, and turn on and off the transistor Q8. These signals are changed from the high level Vcc to the low level Vss at the time L1 and L3 start operation by? ₁ and? ₃ . As a result, the transistor Q8 in the VC2 is turned on, and the current of the differential amplifier increases, so that it is possible to respond at high speed to the fluctuations of VL0 ₁ and VL0 ₂ caused by the current variation of L1 and L3.

한편, L1, L3이 동작하지 않을 때는 하이레벨로 하여 Q8을 차단한다. 이것에 의해 차등증폭기에 흐르는 전류는 Q9만으로 되는 값으로 된다. 따라서, Q8의 gm을 크게, Q9의 gm을 작게 해두면, 고속으로 저소비전력인 전압리미터를 실현할 수 있다.On the other hand, when L1 and L3 do not operate, Q8 is shut off at a high level. As a result, the current flowing through the differential amplifier becomes a value of only Q9. Therefore, if gm of Q8 is made large and gm of Q9 is made small, the voltage limiter with low power consumption can be realized at high speed.

또한, 동일 도면에서 VC2가 2개의 회로로서, 각각 다를 부하에 접속되어 있지만, 이것은 한쪽 부하의 전류변동에 의한 내부 전원전압의 변동이 다른 부하에 영향을 미치지 않도록 하기 위함이다.In the same drawing, VC2 is two circuits, each of which is connected to different loads, but this is to prevent the variation of the internal power supply voltage caused by the current variation of one load from affecting the other load.

상기 종래의 기술에 의하면, 전압리미터회로에 사용되고 있는 차동증폭기는 제26도에 도시한 바와 같이 p 찬넬 트랜지스트 Q8, Q9를 공통 소오스부하, n찬넬 트랜지스터 Q12, Q13을 능동부하, p찬넬 트랜지스터 Q10, Q11을 소오스결합쌍으로 하여 그 게이트에 직접 기준전압과 라미터 출력전압을 입력하는 구성으로 하고 있다. 그러나, 이와 같은 구성에서 Q8, Q9는 비포화영역에서 저항과 마찬가지인 동작을 행하기 때문에, 소오스결합쌍의 게이트, 소오스 사이의 전압 V_GS는 Vcc와 VL또는 VLO의 차전압에 의존하여 Vcc와 VL의 차가 작게 되면, 즉 Vcc가 낮게 되거나 VL이 높게 되면, V_GS가 작게 되어 전류가 감소해서 응답속도가 지연된다. 또 Vcc

VL+V_T의 조건에서 Q10, Q11은 차단(증폭기로써 동작하지 않게 된다)된다는 문제점이 있었다. 여기서, V_T는 트랜지스터 Q10,Q11의 임계전압의 절대값이다.According to the conventional technique, the differential amplifier used in the voltage limiter circuit has a common source load for the p channel transistors Q8 and Q9, an active load for the n channel transistors Q12 and Q13, and a p channel transistor Q10 as shown in FIG. Q11 is used as the source-coupled pair, and the reference voltage and the parameter output voltage are directly input to the gate. However, in such a configuration, since Q8 and Q9 perform the same operation as the resistance in the unsaturated region, the voltage V _GS between the gate and the source of the source-coupled pair is dependent on the difference voltage between Vcc and VL or VLO, depending on the difference between Vcc and VL. When the difference is small, that is, when Vcc is lowered or VL is high, V _GS becomes small, the current decreases and the response speed is delayed. Vcc again

There was a problem that Q10 and Q11 were cut off (not operated as an amplifier) under the condition of VL + V _T. Here, V _T is the absolute value of the threshold voltages of the transistors Q10 and Q11.

일반적인 수치로서 VL=3(V), V_T= 1(V)를 상기 식에 대입하면, Vcc

4(V)로 되어 Vcc가 4V 이하의 전압에서는 동작하지 않게 된다. 제품용의 DRAM등에서는 스파이크전류등에 의한 전원전압의 하강에 대해서 동작을 보장하기 위하여 Vcc=3V정도까지 동작하도록 설계할 필요가 있다. 이것에 대하여 종래의 방식은 Vcc=4V까지 밖에 동작하지 않으므로, 실제로 사용하는데에는 적합하지 않게 된다.As a general figure, VL = 3 (V) and V _T = 1 (V) are substituted into the above equation, and Vcc

It becomes 4 (V) and it does not operate in the voltage below 4 V. In a DRAM for a product, it is necessary to design it to operate to about Vcc = 3V in order to ensure operation | movement with respect to the fall of a power supply voltage by a spike current. On the other hand, since the conventional system operates only up to Vcc = 4V, it is not suitable for practical use.

또 종래의 기술에서 차동증폭기의 전류는 대기시와 동작시의 2단계에서 밖에 제어하고 있지 않았다. 또, 이 신호는 부하의 상태를 직접 검출해서 발생시키는 것은 아니고, 부하구동신호 또는 그 전후의 클럭신호에 의해서 발생시키고 있었으므로, 부하의 동작 종료시간보다도 긴 시간 차동증폭기의 전류를 크게 해둘 필요가 있었다. 이 때문에, 소비전력은 충분히 저감되어 있지 않았다. 본 발명의 제1의 목적을 상기 문제점을 해결하고, 내부전원의 통상 동작시의 특성과 에이징시의 특성을 독립적으로 설계할 수 있도록 하는 것이다.In addition, in the prior art, the current of the differential amplifier is controlled only in two stages during standby and operation. In addition, since this signal is not generated by detecting a load state directly but by a load drive signal or a clock signal before and after the load, it is necessary to increase the current of the differential amplifier for a time longer than the end time of the load operation. there was. For this reason, power consumption was not fully reduced. The first object of the present invention is to solve the above problems and to independently design the characteristics during normal operation of the internal power supply and the characteristics upon aging.

본 발명의 제2의 목적은 전원전압과 전압리미터의 출력전발이 같게 되더라도 고속으로 동작하고, 또 저소비전력의 전압리미터를 제공하는 것이다.A second object of the present invention is to provide a voltage limiter which operates at a high speed and has a low power consumption even when the power supply voltage and the output limiter of the voltage limiter become equal.

상기 제 1의 목적은 반도체 장치내 마련되어 상기 반도체장치의 적어도 일부의 회로에 내부 전원전압을 공급하는 전압변환회로에서 외부 전원전압 의존성이 작은 제1의 전압을 발생하는 회로, 상기 제1의 전압보다도 외부전원전압 의존성이 큰 제2의 전압을 발생하는 회로, 상기 제1 또는 제2의 전압을 선택하는 선택회로를 마련하는 것에 의해 달성된다.The first object is to generate a first voltage having a smaller external power supply voltage dependency in a voltage conversion circuit provided in the semiconductor device and supplying an internal power supply voltage to at least part of the circuit of the semiconductor device, than the first voltage. It is achieved by providing a circuit for generating a second voltage having a large external power supply voltage dependency and a selection circuit for selecting the first or second voltage.

상기 제2의 목적은 외부 공급전원에서 강압한 전압을 발생하는 회로, 이 강압회로출력이 한쪽의 입력으로 되어 다른쪽의 입력과의 사이의 차전압을 증폭하는 차동증폭회로, 이 차동증폭회로의 출력에 의해 제어되어 내부전압을 출력하고, 이 내부 전압을 상기 차등증폭회로의 다른쪽의 입력으로서 귀환하는 강압회로를 구비한 전압리미터를 내장하는 반도체 집적회로에 있어서, 그 차동증폭회로가 p 찬넬 트랜지스터에 의한 능동부하와 n 찬넬 트랜지스터의 소오스 결합쌍을 구비한 것, 또는 상기 집적회로내의 전압리미터에 그 입력전압의 레벨을 시프트시키는 회로에 부가하는 것에 의해 달성된다.The second object of the present invention is to provide a circuit for generating a voltage stepped down from an external power supply, a differential amplifier circuit for outputting a voltage difference between the step-down circuit output as one input and the other input, and the differential amplifier circuit. A semiconductor integrated circuit having a voltage limiter having a voltage limiter having a step-down circuit that is controlled by an output and outputs an internal voltage and returns the internal voltage as the other input of the differential amplifier circuit, wherein the differential amplifier circuit is a p-channel. It is achieved by having an active load by the transistor and a source-coupled pair of n channel transistors, or by adding it to a circuit which shifts the level of its input voltage to a voltage limiter in the integrated circuit.

상기 구성에 의해 반도체 장치가 통상 동작상태로 있을 때는 통상동작시 전용의 전압발생회로의 출력이 내부 전원전압으로 된다. 테스트 또는 에이징상태에 있는 경우등도 통상 동작시용과는 다른 전압발생회로의 출력이 내부 전원전압으로 된다. 이와 같이 동작상태마다 전용의 전압발생회로를 준비하는 것에 의해 각 전압발생회로를 독립적으로 설계할 수 있게 된다. 예를들면, 상기 종래의 기술에서 문제로 되었던 통상 동작시의 특성이 에이징시의 특성에 영향을 미치는 일은 없다.With the above configuration, when the semiconductor device is in the normal operation state, the output of the dedicated voltage generation circuit during the normal operation becomes the internal power supply voltage. Even in the test or aging state, the output of the voltage generator circuit different from the normal operation is the internal power supply voltage. Thus, by preparing a dedicated voltage generating circuit for each operating state, each voltage generating circuit can be designed independently. For example, the characteristics during normal operation, which have been a problem in the prior art, do not affect the characteristics during aging.

또 상기 전압리미터의 소비전력의 저감의 문제는 차동증폭기의 전류제어트랜지스터를 2개 이상 마련하고, 또 전압리미터의 출력 전압의 전하량을 검출하여 그것에 의해 상기 전류제어트랜지스터를 제어하는 회로를 마련하는 것에 의해 해결된다.The problem of reducing the power consumption of the voltage limiter is to provide two or more current control transistors of the differential amplifier, and to provide a circuit for detecting the amount of charge of the output voltage of the voltage limiter and thereby controlling the current control transistor. Solved by

또, 차동증폭기의 입력단자에 레벨시프트회로를 삽입하고, 차동증폭기의 입력단자에 인가되는 전압을 소오스 결합쌍 트랜지스터의 V_T또는그 이하의 전압만큼 내리는 것에 의해 전원전압과 리미터출력전압이 같게 되어도 소오스 결합쌍 트랜지스터를 n 찬넬 트랜지스터로 하는 것에 의해 그의 소오스결합쌍 트랜지스터의 V_GT는Vss를 기준으로 해서 결정되기 때문에, Vcc의 영향을 받지 않게 된다. 따라서, 기준 전압 VL이 V_T이상이면, Vcc의 값에 관계없이 동작이 가능하게 된다.Also, by inserting a level shift circuit into the input terminal of the differential amplifier and lowering the voltage applied to the input terminal of the differential amplifier by a voltage equal to or less than V _T of the source-coupled pair transistor, the power supply voltage and the limiter output voltage become equal. By using the source coupled pair transistor as an n-channel transistor, V _GT of the source coupled pair transistor is determined based on Vss, so that Vcc is not affected. Therefore, when the reference voltage VL is equal to or greater than V _T , the operation can be performed regardless of the value of V cc.

이상의 2개의 방법을 사용하는 것에 의해 전압리미터는 전원전압과 출력전압이 같은 경우라도 그 소오스 결합쌍 트랜지스터의 V_GS가 V_T이상 확보되므로 동작이 가능하게 된다.By using the above two methods, even when the power supply voltage and the output voltage are the same, the voltage limiter can operate since V _GS of the source-coupled pair transistor is secured to V _T or more.

또, 차동증폭기의 전류제어트랜지스터를 2개 이상 마련하는 것에 의해서 보다 미세하게 전류값을 제어할 수 있으므로, 불필요한 전류를 저감 할 수 있어 저소비전력화가 가능하게 된다. 또, 전압리미터의 출력전압의 전하량을 검출하여 이 양에 따라서 자동적으로 전류제어신호르 발생하는 회로를 마련하는 것에 의해 부하에 실제로 전류가 흐르고 있는 동안만, 전류를 크게할 수 있으므로 불필요한 전류를 저감할 수가 있다. 또, 양자를 조합하는 것에 의해 부하의 전류변화에 대하여 순간적으로 미세하게 제어할 수 있으므로 더욱더 저소비 전력화가 가능하다.In addition, by providing two or more current control transistors of the differential amplifier, the current value can be more finely controlled, thereby reducing unnecessary current and enabling lower power consumption. In addition, by detecting a charge amount of the output voltage of the voltage limiter and providing a circuit that automatically generates a current control signal according to this amount, the current can be increased only while the current is actually flowing to the load, thereby reducing unnecessary current. You can do it. In addition, the combination of both makes it possible to minutely and minutely control the current change of the load, thereby further lowering power consumption.

본 발명의 상기 및 그 밖의 새로운 특징은 본 명세서 및 첨부도면에 의해서 명백해질 것이다.These and other novel features of the invention will be apparent from the description and the accompanying drawings.

이하, 본 발명의 실시예를 도면에 따라 설명한다. 다음의 설명에서는 외부전원전압 Vcc가 정인 경우에 대해서 설명하지만, Vcc가 부인 경우에서 트랜지스터의 극성등을 역으로 하는것에 의해서 본 발명을 적용할 수가 있다.Best Mode for Carrying Out the Invention Embodiments of the present invention will be described below with reference to the drawings. In the following description, the case where the external power supply voltage Vcc is positive is explained. However, the present invention can be applied by reversing the polarity of the transistor and the like when Vcc is negative.

제1a도에 본 발명의 제1의 실시예인 전압변환회로의 구성도를 도시한다. 도면중, (1) 및 (2)는 전압발생회로,(3)은 선택회로이다. 이 회로는 2개의 전압발생회로(1) 및 (2)의 출력 V₁및 V₂의 한쪽을 선택 회로(3)에서 선택해서 출력전압 V₁로 한다. 2개의 전압발생회로의 출력중, V₁은 외부전원전압 Vcc에 대한 의존성이 작고, 극, Vcc에 대해서 안정화되어 있다. 그것에 대해서 V₂는 Vcc에 대한 의존성이 비교적 크다. 또 선택회로(3)는 반도체 장치가 통상동작상태로 있는가, 테스트상태로 있느가를 나타내는 신호 TE에 의해서 제어된다. 통상동작상태에 있을 때는 V₁이, 테스트 상태에 있을때는, V₂가 선택되어 V₁로 된다.FIG. 1A shows a configuration diagram of a voltage conversion circuit as a first embodiment of the present invention. In the figure, (1) and (2) are voltage generation circuits, and (3) are selection circuits. This circuit selects one of the outputs V ₁ and V ₂ of the two voltage generating circuits 1 and (2) from the selection circuit 3 to make the output voltage V ₁ . Among the outputs of the two voltage generating circuits, V ₁ has little dependence on the external power supply voltage Vcc and is stabilized with respect to the pole and Vcc. V ₂ has a relatively large dependency on Vcc. The selection circuit 3 is controlled by a signal TE indicating whether the semiconductor device is in the normal operation state or the test state. V ₁ is selected when in the normal operation state, V ₂ is selected and becomes V ₁ when in the test state.

이 회로의 특징은 내부회로의 동작의 내부전원전압 의존성을 테스트 할 수가 있는 것 및 내부회로의 전압에이징을 행할 수 있는 것이다. 제1b도에 이 회로의 각부의 전압이 Vcc의 존성의 일예를 도시한다. 이것은 통상동작시의 외부전원전압 Vcc=5±0.5V(도면중에 a로 표시한다), 내부 전원전압 V₁=3V, 에이징시의 외부전원전압 Vcc=8V(도면중에 b로 표시한다), 내부전원전압 V₁=4.8V인 경우의 예이다. V₁은 Vcc의 의존성이 작아 실질적으로 거의 일정(여기에서는 3V, 단, Vcc＜3V일 때는 V₁=Vcc)하다. 한편, V₂는 Vcc에 따라서 단조롭게 상승한다(여기에서는 V₂=0.6Vcc). 통상동작시는 V₁=V₁이므로, 내부회로에는 안정화된 내부전원전압(=3V)이 인가되어 내부회로의 동작이 안정하게 된다. 또, 테스트상태일 때는 V₁=V₂이므로, Vcc를 변경하는 것에 의해 내부회로에 인가되는 내부전원전압을 변경시킬 수가 있다. 종래의 전압변환회로에서는 항상 안정화된 전압이 내부회로에 인가되었기 때문에, 내부회로의 동작의 전원전압 의존성을 테스트하는 것이 곤란하였지만, 본 회로에 의하면 그것이 가능하게 된다. 또한, 통상동작시의 내부전원전압은 안정화되어 있으므로, 내부전원전압의 변동에 대한 마진을 갖는 설계가 가능하다. 또, 본 회로에 의해서 내부회로의 전압에이징을 행하기 위해서는 테스트상태에서 Vcc를 에이징전압(여기에서는 8V)으로 하면 좋다. 테스트 상태이므로 V₁=V₁(=4.8V)로 되어 통상동작시보다도 높은 내부전원전압이 내부회로에 인가된다.The characteristic of this circuit is that it can test the internal power supply voltage dependence of the operation of the internal circuit and the voltage aging of the internal circuit can be performed. Fig. 1B shows an example of the dependence of Vcc on the voltage of each part of this circuit. This indicates that the external power supply voltage Vcc = 5 ± 0.5V (indicated by a in the figure) during normal operation, the internal power supply voltage V ₁ = 3V, and the external power supply voltage Vcc = 8V (indicated by b in the figure) during aging. This is an example when the power supply voltage V ₁ = 4.8V. V ₁ is substantially almost constant (V ₁ = Vcc when Vcc <3V in this case) because V ₁ has little dependence on Vcc. On the other hand, V ₂ monotonously rises according to Vcc (V ₂ = 0.6 Vcc here). In normal operation, since V ₁ = V ₁ , a stabilized internal power supply voltage (= 3 V) is applied to the internal circuit to stabilize the operation of the internal circuit. In the test state, since V ₁ = V ₂ , the internal power supply voltage applied to the internal circuit can be changed by changing Vcc. In the conventional voltage conversion circuit, since the stabilized voltage is always applied to the internal circuit, it was difficult to test the power supply voltage dependency of the operation of the internal circuit, but this circuit makes it possible. In addition, since the internal power supply voltage in normal operation is stabilized, it is possible to design having a margin for the variation of the internal power supply voltage. In addition, in order to perform voltage aging of the internal circuit by the present circuit, Vcc may be an aging voltage (here 8V) in the test state. Since it is a test state, V ₁ = V ₁ (= 4.8 V), and an internal power supply voltage higher than normal operation is applied to the internal circuit.

이상의 설명에서 알 수 있는 바와 같이 통상동작용 전압발생회로(1)는 통상동작상태에서의 특성만을, 테스트용 전압발생회로(2)는 테스트상태에서의 특성만을 각각 만족하면 좋다. 즉, (1)과 (2)는 독립적으로 설계할 수 있다.As can be seen from the above description, the normal operation voltage generation circuit 1 only needs to satisfy the characteristics in the normal operation state, and the test voltage generation circuit 2 only needs to satisfy the characteristics in the test state. That is, (1) and (2) can be designed independently.

또한, 본 실시예에서는 2개의 전압발생회로의 출력을 선택하여 내부전원전압으로서 하고 있지만, 3개의 이상의 전압발생회로의 출력을 선택하도록 하여도 좋다. 이것은, 예를들면 여러 조건에서 내부회로의 테스트를 하는 경우에 유효하다.In this embodiment, the outputs of the two voltage generating circuits are selected as the internal power supply voltage, but the outputs of the three or more voltage generating circuits may be selected. This is effective, for example, when testing internal circuits under various conditions.

제2a도에 본 발명의 제2의 실시예인 전압변환회로의 구성도를 도시한다. 여기에서, 제1도의 실시예와의 차이점은 선택회로(3)가 비교회로(4)의 출력으로 제외되고 있는 점이다. 비교회로(4)는 통상동작시용 전압발생회로의 출력 V₁과 에이징용 전압발생회로의 출력 V₂를 비교하여 높은 쪽의 전압이 선택되도록 선택회로(3)를 제어한다.FIG. 2A shows a configuration diagram of a voltage conversion circuit as a second embodiment of the present invention. Here, the difference from the embodiment of FIG. 1 is that the selection circuit 3 is excluded as the output of the comparison circuit 4. A comparison circuit (4) controls the normal operation try voltage generating circuit outputs V ₁ and aging of the selected higher voltage compared to the output V ₂ of the voltage generating circuit to be selected for the circuit (3).

이 회로의 특징은 제1도의 TE와 같은 제어신호를 부여하는 일없이 내부회로이 전압에이징이 가능한 특성을 갖는 내부전원이 얻어지는 것이다. 제2b도에 이 회로의 각 부분의 전압의 Vcc 의존성이 일예를 도시한다. 이것은 통상동작시의 외부전원전압 Vcc=5±0.5V, 에이징시의 Vcc=8V, 통상동작시의 내부전원전압 V₁=3V, 에이징시의 V₁=4V인 경우의 예이다. V₁=은 제1도의 경우와 마찬가지로 안정화된 전압이다. 한편, V₂=는 V₁=Vcc에 따라서 단조롭게 상승한다(여기에서는 V₂=Vcc/2). 따라서, Vcc〈6V일 때는 V₁〉V₂이며, Vcc〉6V일 때는 V₁〈V₂다. V₁은 V₁과 V₂의 높은 쪽과 같으므로, Vcc〈6V일 때 그런데 가지 V₁=3V, Vcc〉6일 때는 V₁=Vcc/2로 된다. 즉, Vcc가 통상 동작전압과 에이징 전압 사이에 있는 전압(여기에서는 6V)에 있어서, 구부러진 특성이 얻어진다. Vcc가 통상 동작전압 범위내(여기에서는 5±0.5V, 도면중에 a로 표시한다)에 있을때는 V₁이 안정화되어 있으므로(여기에서는 3V), 내부회로의 동작이 안정하게 된다. 또 Vcc가 에이징전압(여기에서는 8V, 도면중에 b로 표시한다.) 에 있을 때는 V₁는 통상동작시보다 높게 되므로(여기에서는 4V),내부회로에는 통상동작시보다 높은 전압이 인가되어 내부회로의 전압에이징이 행하여진다.The characteristic of this circuit is that an internal power supply having a characteristic that the internal circuit can be voltage aging without imparting a control signal like TE of FIG. 1 is obtained. Figure 2b shows an example of the Vcc dependence of the voltage of each part of this circuit. This is an example of the case where the external power supply voltage Vcc = 5 ± 0.5V in normal operation, Vcc = 8V in aging, the internal power supply voltage V ₁ = 3V in normal operation, and V ₁ = 4V in aging. V ₁ = is the stabilized voltage as in the case of FIG. On the other hand, V ₂ = rises monotonously according to V ₁ = Vcc (here, V ₂ = Vcc / 2). Therefore, V ₁ &gt; V ₂ when Vcc &lt; 6 V, and V ₁ &lt; V ₂ when Vcc &gt; Since V ₁ is the same as that of V ₁ and V ₂ , V ₁ = Vcc / 2 when Vcc &lt; 6 V and branches V ₁ = 3 V and Vcc &gt; That is, at a voltage where Vcc is between the normal operating voltage and the aging voltage (here 6V), a bent characteristic is obtained. Vcc is within the normal operation voltage range when the (in this case 5 ± 0.5V, denoted by a in the figure), because V ₁ is stabilized thereby (in this case, 3V), the stable operation of the internal circuit. When Vcc is at the aging voltage (here 8V, denoted by b in the figure), V ₁ is higher than normal operation (4V here), so that the internal circuit is applied with a higher voltage than normal operation. Voltage aging is performed.

이상의 설명에서 알 수 있는 바와 같이 통상동작용 전압발생회로(1)는 Vcc가 통상동작 전압범위내에 있을 때의 특성만을, 에이징용 전압발생회로(2)는 Vcc가 에이징전압에 있을 때의 특성만을 각각 만족하면 된다. 즉, (1)과 (2)는 독립적으로 설계할 수 있다. 상기의 종래 기술에서 문제점이었던 통상동작시의 특성이 에이징시의 특성에 영향을 미치는 일은 없다. 그 때문에 종래 기술에 비해서 회로설계가 용이하다.As can be seen from the above description, the normally operating voltage generation circuit 1 has only the characteristics when the Vcc is within the normal operating voltage range, and the aging voltage generation circuit 2 has only the characteristics when the Vcc is at the aging voltage. You just need to be satisfied. That is, (1) and (2) can be designed independently. The characteristic during normal operation which was a problem in the above-described prior art does not affect the characteristic during aging. Therefore, the circuit design is easier than in the prior art.

제3a도에 본 발명의 제3의 실시예인 전압변환회로의 구성도를 도시한다. 제2도의 회로와의 차이점은 출력단자가 여러개(V_1a, V_1b, V_1c)인 것이다. 또 에이징용 전압발생회로, 선택회로 및 비교회로도 각각 여러개 마련되어 있다. 에이징용 전압발생회로(2A),(2B),(2C)는 각각 에이징용 전압 V_2a, V_2b, V_2c를 발생한다. 선택회로(3A), (3B), (3C)는 통상동작용 전압 V₁과 에이징용 전압 V_2a, V_2b, V_2c에서 각각 V_1a, V_1b, V_1c를 발생한다. 이때, 비교회로(4A), (4B), (4C)에 의해서 각각 통상 동작용 전압과 에이징용 전압이 비교되어 높은 쪽의 전압이 선택되어 V_1a, V_1b, V_1c로 되는 것은 제2도의 경우와 동일하다.3A is a block diagram of a voltage conversion circuit as a third embodiment of the present invention. The difference from the circuit of FIG. 2 is that there are several output terminals (V _1a , V _1b , V _1c ). Moreover, several aging voltage generation circuits, selection circuits, and a comparison circuit are provided, respectively. The aging voltage generating circuits 2A, 2B, and 2C generate aging voltages V _2a , V _2b and V _2c , respectively. The selection circuits 3A, 3B, and 3C generate V _1a , V _1b , and V _1c at the normally operating voltage V ₁ and the aging voltages V _2a , V _2b , and V _2c , respectively. At this time, the comparison circuits 4A, 4B, and 4C compare the normal operating voltage and the aging voltage, respectively, so that the higher voltage is selected to be V _1a , V _1b , V _1c . Same as the case.

이회로의 특징은 제2도의 회로에 의해서 다른 조건에서 전압 에이징을 행할 수 있는 것이다. 출력전압의 Vcc 의존성의 일예를 제3b도에 도시한다. Vcc가 통상 동작전압 범위내(도면중에 a로 표시한다)에 있을때에는 V₁쪽이 V_2a, V_2b, V_2c보다도 높으므로, V_1a, V_1b, V_1c는 모두 V₁과 같다. 또 Vcc가 에이징 전압(도면중에 b로 표시한다)에 있을때에는 V_2a, V_2b, V_2c쪽이 V₁보다도 높으므로, V_1a, V_1b, V_1c는 각각 V_2a, V_2b, V_2c와 같다. 즉, 통상동작시에는 V_1a, V_1b, V_1c가 같은 전압으로 안정화되어 있지만, 에이징시에는 각각 다른 전압으로 된다. 따라서 V_1a, V_1b, V_1c가 인가되어 내부회로는 각각 다른 조건에 의한 에이징이 행하여진다.The characteristic of this circuit is that voltage aging can be performed under different conditions by the circuit of FIG. An example of the Vcc dependency of the output voltage is shown in FIG. 3B. When Vcc is within the normal operating voltage range (indicated by a in the figure), V ₁ is higher than V _2a , V _2b , and V _2c , and thus V _1a , V _1b , and V _1c are all equal to V ₁ . When Vcc is at the aging voltage (indicated by b in the figure), V _2a , V _2b and V _2c are higher than V ₁ , so V _1a , V _1b and V _1c are V _2a , V _2b and V _2c , respectively. Same as That is, in normal operation, V _1a , V _1b , and V _1c are stabilized at the same voltage, but at aging, they are different voltages. Therefore, V _1a , V _1b , V _1c are applied, and the internal circuits are aged by different conditions.

이와 같이, 회로마다 다른 조건에서 에이징을 행할 수 있는 회로를 만드는 것이 본 발명의 또 하나의 특징이다. 상술한 종래 기술에서 동일한 것을 하고자 하면 예를들면 제15a도 회로를 여러개 만들지 않으면 안된다. 그러나, 그들 여러개의 회로사이에 소자의 변동이 있으면, 통상동작시의 전압값이나 그 Vcc 의존성을 갖추는 것이 곤란하다. 그것에 대하여 제3a도의 회로이면, 통상동작시에는 한 개의 안정화전압 V₁에 따라서 여러개의 내부전원이 만들어지므로, 그들의 전압값을 일치시키는 것은 용이하다.Thus, it is another feature of the present invention to make a circuit capable of aging under different conditions for each circuit. In order to do the same thing in the above-mentioned prior art, for example, in Fig. 15a, several circuits must be made. However, if there is a variation in the element between those circuits, it is difficult to provide the voltage value and the Vcc dependency in normal operation. On the other hand, in the circuit of FIG. 3A, since several internal power supplies are made in accordance with one stabilization voltage V ₁ during normal operation, it is easy to match their voltage values.

다음에 제1도 내지 제3도의 전압변환회로를 구성하는 각각의 회로에 대해서 상세하게 설명한다.Next, each circuit constituting the voltage conversion circuit of FIGS. 1 to 3 will be described in detail.

먼저, 통상동작용 전압발생회로(1)에 대해서 기술한다. 통상동작용 전압발생회로(1)로서는 공지의 안정화 전압발생회로, 예를 들면 제너다이오드의 항복전압이나 바이폴라 트랜지스터의 베이스 및 에미터 사이의 전압을 기준전압으로 하는 회로를 사용할 수가 있다. 회로의 일예를 제4a도에 도시한다. 도면중, (10)은 NPN 트랜지스터, (11)은 제너다이오드, (12) 및 (13)은 저항이다. 출력 V₁과 노드(14)사이의 전압 및 노드(14)와 접지 사이의 전압은 각각 (11)의 항복전압 V_2,(10)의 베이스 및 에미터 사이의 전압 Vbe로서, 모두 전원전압 Vcc에 관계없이 거의 일정하다. 따라서, 이 회로의 출력전압은 V₁=V₂+Vbe로서 일정하다. 또, 제4b도에 도시한 바와 같은 밴드갭 기준을 사용하면, Vcc의 변화에 대해서 뿐만 아니라 온도변화에 대해서도 안정한 전압을 얻을 수가 있다. 그 이외에, 예를 들면 일본국 특허출원 소화 62-123797호에서 제안되어 있는 회로를 사용하여도 좋다.First, the normal operation voltage generation circuit 1 will be described. As the normally operated voltage generating circuit 1, a known stabilizing voltage generating circuit, for example, a circuit in which the breakdown voltage of the zener diode or the voltage between the base and the emitter of the bipolar transistor can be used as a reference voltage. An example of the circuit is shown in FIG. 4A. In the figure, reference numeral 10 denotes an NPN transistor, 11 denotes a zener diode, and 12 and 13 denote resistors. The voltage between the output V ₁ and the node 14 and the voltage between the node 14 and the ground are the breakdown voltage V ₂ of (11) and the voltage Vbe between the base and emitter of (10), respectively, all of which are supply voltage Vcc. It is almost constant regardless. Therefore, the output voltage of this circuit is constant as V ₁ = V ₂ + Vbe. In addition, by using the bandgap reference as shown in FIG. 4B, a stable voltage can be obtained not only for the change in Vcc but also for the temperature change. In addition, for example, the circuit proposed in Japanese Patent Application No. 62-123797 may be used.

다음에 전압발생회로(2)에 대해서 기술한다. 전압발생회로(2)의 출력 V₂는 반도체장치의 테스트시, 또는 에이징시에 사용되는 것이기 때문에 그 특성은 테스트조건 또는 에이징조건에 의해서 결정되어야 할 것이다. 예를 들면, 제2도의 실시예에 사용되는 에이징용 전압발생회로(2)는 전원전압 Vcc의 1/2의 전압을 발생하는 회로이다. 이것은, 예를들면 제5a도와 같은 회로로 실현할 수 있다. 도면중, (30) 및 (32)는 n찬넬 MOS 트랜지스터, (31) 및 (33)은 p 찬넬 MOS 트랜지스터, (34) 및 (35)는 저항이다. MOS 트랜지스터의 ON 저항은 R₃₄, R₃₅(R₃₄, R₃₅는 각각 (34), (35)의 저항값)보다 매우 작고 R₃₄=R₃₅로 하면 노트(36)의 전압은 전원전압 Vcc의 1/2, 즉 Vcc/2로 된다. 따라서, 노드(37), (38)의 전압은 각각 Vcc/2+Vtn, Vcc/2 - | Vtp | (Vtn, Vtp는 각각 n찬넬 MOS 트랜지스터, p찬넬 MOS 트랜지스터의 임계전압)으로 되고, 출력전압은 V2=Vcc/2로 된다. 또한, R₃₄와 R₃₅의 비를 변화시키는 것에 의해 Vcc의 정수배의 압(예를들면, 제1도의 테스트용 전압발생회로와 같이 0.6Vcc)을 발생하는 것도 가능하다.Next, the voltage generation circuit 2 will be described. Since the output V ₂ of the voltage generating circuit ₂ is to be used during the testing or aging of the semiconductor device, its characteristics will have to be determined by the test condition or the aging condition. For example, the aging voltage generating circuit 2 used in the embodiment of FIG. 2 is a circuit for generating a voltage of 1/2 of the power supply voltage Vcc. This can be realized by, for example, a circuit as shown in FIG. 5A. In the figure, 30 and 32 are n channel MOS transistors, 31 and 33 are p channel MOS transistors, and 34 and 35 are resistors. The ON resistance of the MOS transistor is much smaller than R ₃₄ and R ₃₅ (R ₃₄ and R ₃₅ are the resistance values of (34) and (35), respectively), and when R ₃₄ = R ₃₅ , the voltage at note 36 is the supply voltage Vcc. Is 1/2, that is, Vcc / 2. Thus, the voltages at nodes 37 and 38 are Vcc / 2 + Vtn, Vcc / 2-| Vtp | (Vtn and Vtp are the threshold voltages of the n-channel MOS transistor and the p-channel MOS transistor, respectively), and the output voltage is V2 = Vcc / 2. In addition, by changing the ratio of R ₃₄ and R ₃₅ , it is also possible to generate a pressure of an integer multiple of Vcc (for example, 0.6 Vcc as in the test voltage generation circuit of FIG. 1).

이 회로의 특징은 소비전류가 R₃₄R₃₅에 의해서 결정되고, 전류구동능력이 출력단의 MOS 트랜지스터(32), (33)에 의해서 결정되는 것이다. 따라서, R₃₄, R₃₅를 충분히 크게, (32), (33)의 찬넬폭을 충분히 크게 해두면 소비전류가 작고, 전류구동능력이 큰 회로를 만들 수가 있다. 또한, 전류구동능력이 작아도 좋은 경우(예를들면, 다음에 기술하는 바와 같이 선택회로(3) 및 비교회로(4)로서 제8도의 회로를 사용하는 경우)는 제5b도 또는 c의 회로이어도 좋다. 제5b도의 회로는 단순히 Vcc를 저항 R_34,R₃₅에 의해서 분할한 것이다. 제5c도의 회로는 저항 대신에 다이오드(40)∼(42)를 사용한 것이다. 이 회로의 이점은 저항을 사용하는것보다 점유면적을 작게할 수가 있다. 이것에 분할비가 간단한 정수비인 경우(도면의 예에서는 2:1)는 모든 MOS 트랜지스터를 동일 형상으로 하여 기판효과를 회피하는 것에 의해 제조불균형의 영향를 받지 않는 회로를 만들 수가 있다. 도면의 예에서는 n웰중의 P 찬넬 MOS 트랜지스터를 사용하여 각 n웰을 MOS 트랜지스터의 소오스에 접속하는것에 의해 기판효과를 회피하고 있다.The characteristic of this circuit is that the current consumption is determined by R ₃₄ R ₃₅ , and the current drive capability is determined by the MOS transistors 32 and 33 at the output stage. Therefore, when R ₃₄ and R ₃₅ are sufficiently large and the channel widths of (32) and (33) are sufficiently large, a circuit with small current consumption and large current driving capability can be produced. In addition, when the current driving capability may be small (for example, when the circuit of FIG. 8 is used as the selection circuit 3 and the comparison circuit 4 as described below), the circuit of FIG. 5B or c may be used. good. The circuit of FIG. 5B simply divides Vcc by resistors R _{34 and} R ₃₅ . The circuit of FIG. 5C uses diodes 40 to 42 instead of resistors. The advantage of this circuit is that the footprint can be made smaller than using a resistor. In the case where the split ratio is a simple integer ratio (2: 1 in the example in the figure), all the MOS transistors have the same shape to avoid the substrate effect, thereby making it possible to produce a circuit which is not affected by the manufacturing imbalance. In the example of the figure, the substrate effect is avoided by connecting each n well to the source of the MOS transistor using a P-channel MOS transistor in the n well.

제5c도에 전압발생회로(2)의 다른 실현방법을 도시한다. 이 회로는 외부 전원전압 Vcc의 정수배에 오프세트 결합이 걸린 전압(여기에서는 V₂=3Vcc/4-1.5(V))을 발생하는 회로이다. 도면중, (40)∼(42)는 다이오드이며, 3개를 직렬로 접속하는 것에 의해 노드(43)의 전압이 전원전압 Vcc보다도 약 2V낮은 전압으로 되도록 하고 있다. 저항비를 R₃₄: R₃₅= 1 : 3으로 하면, V₂=3/4(Vcc-2)=3Vcc/4-1.5(V)로 되는 출력전압을 얻을 수가 있다.5C shows another implementation method of the voltage generation circuit 2. As shown in FIG. This circuit generates an offset coupled voltage (in this case, V ₂ = 3 Vcc / 4-1.5 (V)) to an integral multiple of the external power supply voltage Vcc. In the figure, (40) to (42) are diodes. By connecting three in series, the voltage of the node 43 is set to be about 2V lower than the power supply voltage Vcc. When the resistance ratio is set to R ₃₄ : R ₃₅ = 1: 3, an output voltage of V ₂ = 3/4 (Vcc-2) = 3 Vcc / 4-1.5 (V) can be obtained.

다음에 제2도 및 제3도의 실시예에 사용되는 선택회로(3)와 비교회로(4)의 실시방법에 대해서 설명한다. 선택회로(3)와 비교회로(4)의 1실사방법을 제6도시에 도시한다. 도면중, (50) 및 (51)은 차동증폭기, (52) 및 (53) NAND 케이트 (54) 및 (55)는 인버터, (56 및 57)은 P 찬넬 MOS 트랜지스터, (58) 및(59)는 n 찬넬 MOS 트랜지스터이다. 이 회로는 입력 V₁과 V₂중 전압이 높은 쪽을 MOS 트랜지스터(56), (58) 또는 (57), (59)를 통해서 출력 V₁에 접속하는 회로이다. V₁이 V₂보다도 높은 때는 차동증폭기(50).(51)의 출력이 각각 고전위, 저전위로 되고, NAND 게이트(52), (53)의 출력이 각각 저전위, 고전위로 되므로, P 찬넬 MOS 트랜지스터(56)이 도통, (57)이 비도통으로 된다. 또 인버터(54),(55)의 출력이 각각 고전위, 저전위로 되므로 n 찬넬 MOS 트랜지스터(58)이 도통, (59)가 비도통으로 된다. 따라서, MOS 트랜지스터(56)과 (58)을 통해서 입력 V₁과 출력 V₁이 접속된다. 반대로, V₂가 V₁보다 높을 때는 전위의 고저가 상기와는 반대로 되어 MOS 트랜지스터(57)와 (59)를 통해서 입력 V₂와 출력 V₁이 접속된다.Next, an implementation method of the selection circuit 3 and the comparison circuit 4 used in the embodiments of FIGS. 2 and 3 will be described. FIG. 6 shows an example of a method of scanning the selection circuit 3 and the comparison circuit 4 with each other. In the figure, 50 and 51 are differential amplifiers, 52 and 53 NAND gates 54 and 55 are inverters, 56 and 57 are P-channel MOS transistors, 58 and 59, respectively. ) Is an n-channel MOS transistor. This circuit is a circuit for connecting the higher of the inputs V ₁ and V ₂ to the output V ₁ through the MOS transistors 56, 58, or 57, 59. When V ₁ is higher than V ₂ , the outputs of the differential amplifiers 50 and 51 become high potential and low potential, respectively, and the outputs of the NAND gates 52 and 53 become low potential and high potential, respectively. The MOS transistor 56 is turned on and the 57 is turned off. In addition, since the outputs of the inverters 54 and 55 become high potential and low potential, respectively, the n-channel MOS transistor 58 becomes conductive and 59 becomes non-conductive. Therefore, the input V ₁ and the output V ₁ are connected through the MOS transistors 56 and 58. On the contrary, when V ₂ is higher than V ₁ , the height of the potential is reversed from the above, and the input V ₂ and the output V ₁ are connected through the MOS transistors 57 and 59.

본 회로의 특징은 V₁〉V₂일 때는 입력 V₁이 그대로 출력 V₁로 되는 것이다. 따라서,MOS 트랜지스터(56), (58)의 ON저항이 충분히 작게 되도록 설계하면, 출력 V₁의 전압안정도로서는 통상동작용 전압발생회로(1)의 출력 V₁의 전압 안정도와 같은 값이 얻어진다.The characteristic of this circuit is that when V ₁ > V ₂ , the input V ₁ becomes the output V ₁ as it is. Therefore, MOS transistor 56, is the same as the voltage stability of the output V ₁ of when designed to be small enough to the ON resistance of 58, as the voltage stability of the output V ₁ and the voltage typically copper functional circuit 1 is obtained .

선택회로(3)와 비교회로(4)의 다른 실시방법을 제7도에 도시 한다. 도면중, (60) 및(61)은 차동증폭기, (62) 및 (63)은 p 찬넬 MOS 트랜지스터, (64)는 전류원이다. 본 회로는 (60) 및 (62)로 되는 전압증폭기와 (61) 및 (63)으로 되는 전압증폭기에 의해서 구성되어 있으며, 양 증폭기의 출력단의 트랜지스터(62), (63)가 병렬로 접속되어 있다. 전류원(64)은 출력단에 바이어스 전류를 부여하기 위한 것이다. V₁〉V₁일때는 차동증록기(60)의 출력이 저전위로 되므로 p 찬넬 MOS 트랜지스터(62)가 도통상태로 되지만, V₁〈V₁일 때는 차동증폭기(60)의 출력이 저전위로 되므로, p 찬넬 MOS 트랜지스터(62)가 도통상태로 되지만, V₁〈V₁일 때는 차동증폭기(60)의 출력이 저전위로 되므로, p 찬넬 MOS 트랜지스터(62)가 비도통으로 된다. 동시에 MOS 트랜지스터(63)는 V₂〈V₁일 때는 도통, V₂〉V₁일 때는 비도통으로 된다. 따라서, 출력전압 V₁이 V₁또는 V₂의 한쪽보다도 낮을 때는 MOS 트랜지스터(62), (63)의 적어도 한쪽이 도통상태에 있으므로, 전원 Vcc에서 V₁로 전류가 흘러 V₁의 전위가 승상한다. 이 전 상승은 V₁이 V₁과 V₂의 높은 쪽의 전위와 같게 되어, MOS 트랜지스터(62), (63)이 양쪽 모두 비도통상태로될 때까지 계속한다. 결국 V₁은 V₁과 V₂의 높은 쪽의 전위와 같은 상태에서 안정하다.Another embodiment of the selection circuit 3 and the comparison circuit 4 is shown in FIG. In the figure, 60 and 61 are differential amplifiers, 62 and 63 are p-channel MOS transistors, and 64 are current sources. The circuit is composed of voltage amplifiers (60) and (62) and voltage amplifiers (61) and (63), and transistors 62 and 63 at the output terminals of both amplifiers are connected in parallel. have. The current source 64 is for applying a bias current to the output terminal. When V ₁ &gt; V ₁ , the output of the differential amplifier 60 becomes low potential, so the p-channel MOS transistor 62 becomes conductive, but when V ₁ &lt; V ₁ , the output of the differential amplifier 60 becomes low potential. The p-channel MOS transistor 62 is in a conductive state, but when V ₁ &lt; V ₁ , the output of the differential amplifier 60 is at low potential, so the p-channel MOS transistor 62 is non-conducting. At the same time, MOS transistor 63 is whole, V ₂ <V ₁ when the conductive, V _2> V ₁ when the non-working. Therefore, when the output voltage V ₁ is lower than either _one of V ₁ or V ₂ , at least one of the MOS transistors 62 and 63 is in a conductive state, so that a current flows from the power supply Vcc to V ₁ and the potential of V ₁ rises. do. This previous rise continues until V ₁ becomes equal to the higher potential of V ₁ and V ₂ , and the MOS transistors 62 and 63 both become non-conductive. As a result, V ₁ is stable at the same potential as that of V ₁ and V ₂ .

본 회로의 특징은 회로 자체에 증폭기능이 있는 것이다. 그 때문에 제2도 및 제3도의 전압발생회로(1), (2), (2A),(2B),(2C)가 전류구동능력이 작더라도 출력 V의 전류구동능력은 크게 된다. 따라서, 예를들면 전압발생회로(2)로써, 제5a도의 회로뿐만 아니라 단순한 제5b도 또는 c의 회로를 사용할 수가 있다.The characteristic of this circuit is that the circuit itself has an amplifier capability. Therefore, even if the voltage generating circuits 1, 2, 2A, 2B, and 2C of FIGS. 2 and 3 have a small current driving capability, the current driving capability of the output V becomes large. Therefore, for example, as the voltage generation circuit 2, not only the circuit of FIG. 5a but also the circuit of FIG. 5b or c can be used.

이상의 예에서 출력전압 V₁은 입력전압 V₁또는 V₂와 같은 전압이지만, V₁을 V₁또는 V₂의 정수배의 전압으로 할 수도 있다. 제8도에 이것을 실현하는 1방법을 도시한다. 여기에서, 제7도의 회로와의 차이점은 차동증폭기(60), (61)의 입력으로서, V₁자체뿐만 아니라, V₁을 저항(65), (66)으로 분할한 전압 R₆₆V₁/(R₆₅+R₆₆)이 들어가 있는 것이다(R₅₆, R₆₆은 각각 (65), (66)의 저항값). 그 때문에 R₆₆V₁/(R₆₅+R₆₆)이 V₁과 V₆의 높은 쪽의 전압과 같게 된다. 즉, 출력전압 V₁은 V₁과 V₂와의 높은 쪽의 전압의 (R₆₅+R₆₆)/R₆₆배로 된다.In the above example, the output voltage V ₁ is the same voltage as the input voltage V ₁ or V ₂ , but V ₁ may be an integer multiple of V ₁ or V ₂ . 8 shows one method of realizing this. Here, the difference from the circuit of FIG. 7 is the input of the differential amplifiers 60 and 61, and not only V ₁ itself, but also the voltage R ₆₆ V ₁ / which divides V ₁ into resistors 65 and 66. (R ₆₅ + R ₆₆ ) is included (R ₅₆ and R ₆₆ are the resistance values of (65) and (66), respectively). As a result, R ₆₆ V ₁ / (R ₆₅ + R ₆₆ ) is equal to the higher voltage of V ₁ and V ₆ . In other words, the output voltage V ₁ becomes (R ₆₅ + R ₆₆ ) / R ₆₆ times the higher voltage between V ₁ and V ₂ .

이 회로의 이점은 저항 R₆₅, R₆₆의 비를 변화시키는 것에 의해서 입력전압의 임의의 배로 전압을 얻을 수가 있다. 이것은 특히, 안정화전압 V₁로서 특정의 전압밖에 얻어지지 않는 경우에 유효하다. 예를 들면, 전압발생회로(1)로서 상술한 밴드갭 기준을 사용한 경우, 그 출력전압은 V₁=1.26V이다. 이것에서, 예를 들면 출력전압 V₁=3V를 얻기 위해서는 R₆₅: R₆₆= 1.74 : 1.26으로 하면 좋다.The advantage of this circuit is that the voltage can be obtained at any multiple of the input voltage by changing the ratio of the resistors R ₆₅ and R ₆₆ . This is particularly effective when only a specific voltage is obtained as the stabilization voltage V ₁ . For example, when the band gap reference described above is used as the voltage generating circuit 1, the output voltage is V ₁ = 1.26V. In this case, for example, R ₆₅ : R ₆₆ = 1.74: 1.26 may be used to obtain output voltage V ₁ = 3V.

또한, 제6도 내지 제8도의 회로에서 사용하는 차동증폭기는, 예를 들면 제9도의 회로로 실현할 수 있다. 도면중, (70)이 차동증폭기 본체이며, p 찬넬 MOS 트랜지스터(71), (72) n 찬넬 MOS 트랜지스터(73), (74)로 된다. 입력 ViN₁의 전압이 Vin₂의 전압보다도 높을 때는 출력Vout는 고전위로 되고, Vin₂의 전압이 Vin₁의 전압보다도 높를 때는 Vout는 저원위로 된다. (80)은 MOS 트랜지스터(74)르 전류원으로써 동작시키기 위한 회로이다. (81)은 고저항으로써 작용하는 p 찬넬 MOS 트랜지스터이며, n 찬넬 MOS 트랜지스터(82)에 흐르는 전류를 결정한다. (74)와 (82)는 커렌트미러회로를 형성하고 있으므로, (74)에는 (82)에 흐르는 전류의 정수배((74)와 (82)의 콘덕턴스비)의 전류가 흐른다. 또한, 제6도 내지 제8도 같이 차동증폭기를 여러개 사용하는 경우, 회로(80)는 1개만 마련해놓고, 여러개의 차동증폭기의 (74)의 게이트를 공통으로 접속하는 것에 의해 점유면적을 저감할 수가 있다.The differential amplifiers used in the circuits of Figs. 6 to 8 can be realized by the circuit of Fig. 9, for example. In the figure, reference numeral 70 denotes a differential amplifier main body, and the p-channel MOS transistors 71 and 72 are n-channel MOS transistors 73 and 74. When the input voltage ViN of ₁ higher than the voltage of the output Vout is Vin ₂ to the high potential, when the voltage on the Vin ₂ nopreul than the voltage of Vin Vout ₁ is the top jeowon. 80 is a circuit for operating the MOS transistor 74 as a current source. Reference numeral 81 denotes a p-channel MOS transistor acting as a high resistance and determines the current flowing through the n-channel MOS transistor 82. Since 74 and 82 form a current mirror circuit, an electric current of 74 times an integer multiple of the current flowing through 82 (conductance ratio of 74 and 82) flows. In the case of using multiple differential amplifiers as shown in Figs. 6 to 8, only one circuit 80 is provided, and the occupied area can be reduced by connecting the gates of 74 of the multiple differential amplifiers in common. There is a number.

다음에 본 발명을 DRAM(Dynamic Random Access Memory)에 적용한 예에 대해서 설명한다. 제10도는 본 발명을 적용한 DRAM의 구성도, 제11도는 그 동작 파형도이다. 도면중, (100)은 본 발명에 의한 전압변환회로, (200)은 메로리어레이, (201)은 워드드라이버, (202)는 워드선승압회로, (203)은 데이터선프리차지회로, (204)는 센스증폭기, (205)는 센스증폭기 구동신로 발생회로, (206)은 데이터선 선택회로, (207)은 로우디코더, (208)은 로우어드레스버퍼, (209)는 칼럼디코더, (210)은 칼럼어드레스버퍼, (211)은 메인 증폭기, (212)는 Dout 버퍼 (213)은 라이트회로, (214)는 Din 버퍼, (215)는 타이밍 발생회로이다. 이 메모리에서 집적도에 크게 영향받는 메모리어레이(200)는 미세한 MOS 트랜지스터를 사용하고 있으며, 외부 전원 Vcc(예를들면, 5V)보다도 낮은 내부전원 V₁(예를 들면, 3.3V)에서 동작한다. 한편, 집적도에 그다지 영향을 받지 않는 회로 (207)∼(215)는 외부전원 Vcc에서 집적동작한다. 메모리어레이를 V₁에서 동작시키기 때문에 워드선 승압회로(202), 데이터선 프리차지회로(203), 센스증폭기 구동신호 발생회로(205), 데이터선 선택회로(206)에는 전압변환회로(100)에서 각각 내부전원 V_x, V_p, V_d, V_z가공급된다.Next, an example in which the present invention is applied to a DRAM (Dynamic Random Access Memory) will be described. 10 is a configuration diagram of a DRAM to which the present invention is applied, and FIG. 11 is an operation waveform diagram thereof. In the drawing, reference numeral 100 denotes a voltage conversion circuit according to the present invention, 200 denotes a marginal ray, 201 denotes a word driver, 202 denotes a word line boost circuit, and 203 denotes a data line precharge circuit. ) Is a sense amplifier, (205) is a sense amplifier driving circuit generating circuit, (206) is a data line selection circuit, (207) is a low decoder, (208) is a low address buffer, (209) is a column decoder, and (210) ) Is a column address buffer, 211 is a main amplifier, 212 is a Dout buffer 213 is a write circuit, 214 is a Din buffer, and 215 is a timing generator circuit. The memory array 200 greatly affected by the degree of integration in this memory uses a fine MOS transistor and operates at an internal power supply V ₁ (e.g., 3.3V) lower than the external power supply Vcc (e.g., 5V). On the other hand, the circuits 207 to 215 which are not affected by the degree of integration are integrated in the external power supply Vcc. Since the memory array is operated at V ₁ , the word line boost circuit 202, the data line precharge circuit 203, the sense amplifier drive signal generation circuit 205, and the data line select circuit 206 are provided with a voltage conversion circuit 100. The internal power supplies V _x , V _p , V _d and V _{z are} machined respectively.

전압변환회로(100)중, V₁을 발생하는 회로(101)의 구성은 제2a도와 동일하다. 즉, 통상동작용 전압발생회로(1)와 에이징용 전압발생회로(2)의 높은쪽의 전압이 선택회로(3)에서 선택되어 V₁로 된다. 부하구동능력을 크게 하기 위하여 버퍼(5)∼(8)이 마련되어 있다. 버퍼 (5), (7), (8)은 각각 V₁과 같은 전압 V_X, V_d, V_y를 발생하는 회로이다. 버퍼(6)은 V₁의 1/2의 전압 Vp를 발생하는 회로이다. 버퍼(5), (7), (8)로써는, 예를 들면 일본국 특허 출원 소화 62-294115에서 제안되어 있는 회로를 사용할 수 있다. 또 버퍼(6)은 예를 들면 제12a도의 회로로 실현할 수 있다. 이 회로는 제5a도의 회로와 마찬가지로 전원전압(여기에서는 V₁)의 1/2의 전압을 발생하는 회로이다. 단, 출력단의 MOS 트랜지스터(32)만은 V₁이 아니고, Vcc에 접속되어 있다. 그 이유로써, 부하를 직접 구동하지 않으면 안되므로 전류구동능력이 큰 Vcc쪽이 바람직하기 때문이지만, 물론 V₁로 하여도 지장은 없다.In the voltage conversion circuit 100, the configuration of the circuit 101 for generating V ₁ is the same as that in FIG. 2A. That is, the voltages higher between the normally operated voltage generating circuit 1 and the aging voltage generating circuit 2 are selected by the selection circuit 3 to be V ₁ . In order to increase the load driving capability, buffers 5 to 8 are provided. The buffers 5, 7 and 8 are circuits for generating voltages V _X , V _d and V _y equal to V ₁ , respectively. The buffer 6 is a circuit for generating a voltage Vp of 1/2 of V ₁ . As the buffers 5, 7 and 8, for example, the circuit proposed in Japanese Patent Application No. 62-294115 can be used. In addition, the buffer 6 can be implemented by the circuit of FIG. 12A, for example. This circuit generates a voltage of 1/2 of the power supply voltage (V _{1 in this case} ) like the circuit of FIG. 5A. However, MOS transistor 32 of the output stage is not a Mann V _1, is connected to Vcc. For this reason, it is preferable that Vcc having a large current driving capability is preferable because the load must be driven directly, but of course, V ₁ does not interfere.

메모리어레이(200)내에는 MOS 트랜지스터(220)와 캐패시터(221)로 되는 소위 1트랜지스터 1캐패시터형 다이나믹 메모리셀 MCij가 워드선 Wi와 데이터선 Dj의 교차점에 배치되어 있다. 도면에서 위드선은 2개(Wi,Wi+i), 데이터선은 1쌍(Dj,

)만 도시하고 있지만, 실제로는 종횡에 다수 배치되어 있다. 또한, 캐패시터(221)의 한쪽 끝(222)(플레이트)는 직류전원에 접속된다. 그 전압값은 임의이지만, 캐패시터(221)의 내압의 점에서 Vp(=V₁/2)에 접속되는 것이 바람직하다.In the memory array 200, a so-called one-transistor one-capacitor type dynamic memory cell MCij, which is the MOS transistor 220 and the capacitor 221, is disposed at the intersection of the word line Wi and the data line Dj. In the drawing, two weed lines (Wi, Wi + i) and one data line (Dj,

), But is actually arranged in a number of vertical and horizontal directions. In addition, one end 222 (plate) of the capacitor 221 is connected to a DC power supply. The voltage value is preferably connected to Vp (V = _1/2) in terms of the breakdown voltage of an arbitrary, but the capacitor 221.

워드드라이버(201)는 로우디코더(207)의 출력을 받아서 MOS 트랜지스터(223)을 통해서 선택된 워드선에 워드선 구동신호 ψx를 공급하는 회로이다. ψx는 워드선 승압회로(202)에서 만들어진다. 이 회로는 ψx를 전원전압 이상으로 승압하는 회로이다. 단, 이회로의 전원은 외부전원 Vcc가 아니라, 전압변환회로에서 만들어진 내부전원 Vx이다. 따라서, ψx는 Vcc가 아니라 Vx를 기준으로 해서 승압된다. 즉, 제11도에 도시한바와 같이 ψx의 전압은 Vx의 (1+α)배(0〈α〈1)로 된다.The word driver 201 is a circuit which receives the output of the low decoder 207 and supplies the word line driving signal? X to the selected word line through the MOS transistor 223. ? x is made in the word line boost circuit 202. This circuit is a circuit for boosting ψx above the power supply voltage. However, the power supply of this circuit is not the external power supply Vcc but the internal power supply Vx produced by the voltage conversion circuit. Therefore, ψx is boosted based on Vx, not Vcc. That is, as shown in FIG. 11, the voltage of ψx becomes (1 + α) times (0 <α <1) of Vx.

워드선 승압회로(202)의 실시방법을 제13도에 도시한다. 이것은 입력신호 ψin이 고전위로 되고 나서 소정의 시간 후에 신호 ψx를 발생하는 회로이다. 이 회로의 주요부는 인버터(250)∼(253), (260)∼(263), 승압용 캐패시터(270), 프리차지회로(280)으로 된다. 인버터열(250)∼(252) 및 (260)∼(262)는 소정의 지연시간을 얻기 위한 회로이다. 또한 , 이들의 인버터는 전원으로서 Vcc를 사용하고 있지만, V_x라도 지장은 없다. ψin이 고전위로 되고 나서 소정의 시간 후에 (252) 및 (262)의 출력이 각각 고전위에서 저전위로 변화한다. 따라서 (253)의 출력이 상승한다. 이 인버터(253)의 전원은 V_x이므로, 노드(271)의 전압은 OV에서 V_x로 변화한다. 캐패시터(270)의 한쪽 끝(271)의 전위가 상승하는 것에 의해 캐패시터의 다른쪽 끝(272)의 전위가 용량결합에 의해서 상승한다. 노드(272)의 전압은 미리 프리차지회로(280)(프리차지신호 ψp는 메모리가 대기상태일 때, 고전위로 되어있다)에 의해서 V_x-V_t(Vtn 은 n 찬넬 MOS 트랜지스터의 임계전압)으로 설정되어 있으므로, 용량결합에 의해서,13 shows a method of implementing the word line boost circuit 202. As shown in FIG. This is a circuit which generates the signal? X after a predetermined time after the input signal? In becomes high. The main part of this circuit is an inverter 250 to 253, 260 to 263, a boosting capacitor 270, and a precharge circuit 280. Inverter columns 250 to 252 and 260 to 262 are circuits for obtaining a predetermined delay time. In addition, these inverter, but using as a power source Vcc, V _x, even there is no problem. After ψin becomes high potential, the outputs of 252 and 262 change from high potential to low potential, respectively, after a predetermined time. Therefore, the output of 253 rises. Since the power supply of this inverter 253 is V _x , the voltage of the node 271 changes from OV to V _x . As the potential of one end 271 of the capacitor 270 rises, the potential of the other end 272 of the capacitor rises by capacitive coupling. The voltage at the node 272 is pre-charged by the precharge circuit 280 (the precharge signal ψ p is at high potential when the memory is idle), where V _x -V _t (Vtn is the threshold voltage of the n-channel MOS transistor). Is set to, so by capacitive coupling,

까지 상승한다. 여기에서, Cb, Cp는 각각 캐패시터(270)의 용량, 노드의 기생용량이다. 인버터(263)(p 찬넬 MOS 트랜지스터(264) 와 n 찬넬 MOS 트랜지스터(265),(266)으로 된다.)은 이 전압을 전원으로서 동작하므로 출력 ψ_x의 전위도 상기의 전압까지 상승한다. 또한, 인버터(263)의 MOS 트랜지스터(265)는 (266)에 과대전압이 걸리지 않도록 하기 위한것이다. (265)의 게이트느 Vcc(V_x이어도 좋다)에 접속되어 있으므로, (266)의 드레인전압은 Vcc-V_tn을초과하는일은 없다. 회로(290)는 ψx의 전위가 너무 상승하지 않도록 하기 위한 것이다. 다이오드 접속의 n 찬넬 MOS 트랜지스터(291)과 (292)가 직렬로 접속되어 있으므로, ψ_x의 전위는 Vcc+2V_tn을 초과하는 일은 없다. 또한 , 이 MOS 트랜지스터(292)의 소오스는 V_x에 접속하여도 좋다. 회로(300)는 ψ_x가 승압되어 있는 기간이 긴 경우, 누설 전류등에 의해서 그 전위가 저하하지 않도록 하기 위한 회로이다. ψ₁은 메모리가 활성상태로 되어 있는 동안 고전위로 되는 신호이며, ψ₂는 정기적으로 고전위기로 되는 신호이다. ψ₂가 고전위로 되었을 때, 캐패시터(304)에 의한 용량결합에 의해서 노드(305)의 전우가 V_x이상으로 승압되어 ψ_x의 전위저하분이 보충된다.To rise. Here, Cb and Cp are the capacitance of the capacitor 270 and the parasitic capacitance of the node, respectively. Since the inverter 263 (which becomes the p-channel MOS transistor 264 and the n-channel MOS transistors 265 and 266) operates as a power source, the potential of the output ψ _x also rises to the above voltage. In addition, the MOS transistor 265 of the inverter 263 is for preventing an excessive voltage from being applied to the 266. It is connected to the gate slow Vcc (V _x may be a) of 265, a drain voltage of 266 days is not more than the Vcc-V _tn. The circuit 290 is for preventing the potential of ψx from rising too much. Since the n channel MOS transistors 291 and 292 of the diode connection are connected in series, the potential of ψ _x does not exceed Vcc + 2V _tn . The source of this MOS transistor 292 may be connected to V _x . The circuit 300 is a circuit for preventing the potential from dropping due to leakage current or the like when the period ψ _x is boosted for a long time. ψ ₁ is a signal that becomes high potential while the memory is active, and ψ ₂ is a signal that periodically becomes high potential. When ψ ₂ becomes high potential, the front-right of the node 305 is boosted above V _x by capacitive coupling by the capacitor 304 to compensate for the potential lowering of ψ _x .

데이터 프리차지회로(203)는 메모리 셀 리드에 앞서서 각 데이터선을 소정의 전압(여기에서는 내부전원전압 Vp)으로 설정하기 위한 회로이다. 프리차지신호 ψp를 인가하는 것에 의해서 MOS 트랜지스터(224)∼(226)이 도통상태로 되어 데이터선 Di,

의 전압은 Vp와 같게 된다. 또한, 이때 다음에 기술하는 센스증폭기 구동둥신호 SAN, SAP 도 동시에 MOS 트랜지스터(233)∼(235)에 의해서 Vp로 설정된다.The data precharge circuit 203 is a circuit for setting each data line to a predetermined voltage (here, the internal power supply voltage Vp) prior to the memory cell lead. By applying the precharge signal ψp, the MOS transistors 224 to 226 are in a conductive state and the data lines Di,

Is equal to Vp. At this time, the sense amplifier driving round signals SAN and SAP described below are also set to Vp by the MOS transistors 233 to 235.

워드선에 ψx가 인가되면, 각 메모리셀에서 각 데이터선에 신호전하가 리드되어 데이터선의 전위가 변화한다. 제11도의 동작파형은 메모리셀의 캐패시터에 미리 고정위(≒Vd)가 축적되어 있는 경우의 예이며, 데이터선 Dj의 전위가 약간 상승하여 Dj와의 사이에 전위차를 발생하고 있다. 센스증폭기(204)는 이 미소신호를 증폭하기 위한 회로이며, n 찬넬 MOS 트랜지스터(227),(228)로 되는 플립플롭과 p찬넬 MOS 트랜지스터(229),(230)으로 되는 플립플롭에 의해서 구성되어 있다. 센스증폭기는 ψsa를 고전위, 저전위로서 MOS 트랜지스터(231), (232)를 도통상태로 하는 것에 의하여 활성화된다. SAN은 (231)을 통해서 접지되고, SAP는 (232)를 통해서 내부전원 Vd에 접속된다. 이것에 의해서 데이터선 Dj,

사이의 미소한 전위차가 증폭되어 한쪽(제11도의 경우는 Dj)은 Vd로, 다른쪽(제11도의 경우는

)은 OV로 된다.When? X is applied to the word line, signal charge is read from each memory cell to each data line to change the potential of the data line. The operation waveform shown in FIG. 11 is an example in which a fixed point (Vd) is previously stored in a capacitor of a memory cell, and the potential of the data line Dj rises slightly to generate a potential difference with Dj. The sense amplifier 204 is a circuit for amplifying the small signal, and is constituted by a flip-flop composed of n channel MOS transistors 227 and 228 and a flip flop composed of p channel MOS transistors 229 and 230. It is. The sense amplifier is activated by bringing the MOS transistors 231 and 232 into a conductive state with? Sa at high potential and low potential. The SAN is grounded via 231 and the SAP is connected to internal power supply Vd via 232. This makes the data line Dj,

The small potential difference between the two is amplified so that one side (DJ in FIG. 11) is Vd and the other side (In case of FIG.

) Becomes OV.

데이터선 선택회로(206)는 칼럼디코더(209)의 출력을 받아서 선택된 데이터선쌍을 MOS 트랜지스터 (236)(237)을 통해서 입출력선 I/O, I/O에 접속하는 회로이다. 리드시인 경우는 센스증폭기에 래치되어 있는 데이터가 입출력선, 메인증폭기(211), Dout버퍼(212)를 거쳐서 데이터 출력단자 Dout로 출력된다. 라이트시인 경우는 데이터 입력단자 Din에서 입력된 데이터가 Din에서 입력된 데이터가 Din버퍼(214), 라이트회로(213)를 거처서 입출력선 I/O, I/O에 설정되고, 또 MOS 트랜지스터(236), (237), 데이터선 Dj,

를 거쳐서 메모리셀에 라이트된다. 여기에서, (238)은 MOS 트랜지스터(236), (237)의 게이트에 인가되는 신호 Y'j의 전압을 Vy로 한정하기 위한 회로이며, 예를들면 제12b도에 도시한 바와 같이 인버터를 2단(240,241) 접속해서 2단째의 전원을 Vy로 한 회로로 실현할 수 있다. 즉, 칼럼디코더의 출력 Yj의 전압진폭은 Vcc이지만, Y'j의 전압진폭은 Vy로 되도록 한다. 그 이유는 다음과 같다. 라이트회로(213)는 Vcc로 동작하기 때문에 라이트일 때의 입출력선의 진폭은 Vcc이다. 따라서 Y'j의 넌압을 제한해두지 않으면, 메모리 어레이에 전압 Vcc-Vtn(Vtn 은 MOS 트랜지스터(236), (237)의 임계전압)이 걸려버린다. 또한 , 라이트회로(213)를 V₁로 동작시키면, Y'j의 전압은 Vcc이어도 좋다. 이 경우 회로(238)는 불필요하게 된다.The data line selection circuit 206 is a circuit which receives the output of the column decoder 209 and connects the selected data line pair to the input / output lines I / O and I / O through the MOS transistors 236 and 237. In the case of reading, data latched to the sense amplifier is output to the data output terminal Dout via the input / output line, the main amplifier 211, and the Dout buffer 212. In the case of writing, the data input from the data input terminal Din is set to the input / output lines I / O and I / O via the Din buffer 214 and the write circuit 213, and the MOS transistor 236 ), (237), dataline Dj,

It is written to the memory cell via. Here, 238 is a circuit for limiting the voltage of the signal Y'j applied to the gates of the MOS transistors 236 and 237 to Vy. For example, as shown in FIG. By connecting the stages 240 and 241, the second stage power source can be realized by a circuit having Vy. That is, the voltage amplitude of the output Yj of the column decoder is Vcc, but the voltage amplitude of Y'j is Vy. The reason for this is as follows. Since the write circuit 213 operates at Vcc, the amplitude of the input / output line when writing is Vcc. Therefore, if the non-voltage of Y'j is not limited, the voltage Vcc-Vtn (Vtn is the threshold voltage of the MOS transistors 236 and 237) is applied to the memory array. If the write circuit 213 is operated at V ₁ , the voltage of Y'j may be Vcc. In this case, the circuit 238 becomes unnecessary.

로우어드레스버퍼(208), 칼럼어드레스버퍼(210)는 외부에서 입력된 어드레스신호로 An을 받아서 각각 로우어드레스신호 am, 칼럼어드레스신호 acn을 발생하는 회로이다. 이들의 어드레스신호는 각각 로우디코더(207), 칼럼디코더(209)에 의해서 워드선, 데이터선을 선택하는데 사용된다. 타이밍발생회로(215)는 외부에서 입력된 제어신호(로우어드레스 스트로브신로 RAS, 칼럼어드레스 스트로브신호 CAS 및 라이트 인에이블신호 WE)에서 메모리의 동작에 필요한 내부 타이밍신호를 발생하는 회로이다. 상술한 바와 같이 이들의 회로는 외부전원 Vcc로 직접 동작한다. 그 이유로서, 이들의 회로는 그다지 집적도에 영향받지 않기 때문에 그다지 미세한 MOS 트랜지스터를 사용할 필요가 없다는 것과 외부신호를 받는 인터페이스 때문이지만, 물론V1로 동작하도록 하여도좋다.The low address buffer 208 and the column address buffer 210 are circuits that receive An as an externally input address signal and generate a low address signal am and a column address signal acn, respectively. These address signals are used to select word lines and data lines by the row decoder 207 and the column decoder 209, respectively. The timing generation circuit 215 is a circuit that generates an internal timing signal necessary for the operation of the memory from an externally input control signal (low address strobe signal RAS, column address strobe signal CAS, and write enable signal WE). As described above, these circuits operate directly from the external power source Vcc. As a reason, these circuits are not affected by the degree of integration, so it is not necessary to use very fine MOS transistors and an interface receiving external signals, but of course, they may be operated at V1.

제14a, b에 각부의 전압의 Vcc 의존성을 도시 한다. 이것은 통상동작시의외부전원전압 Vcc = 5±0.5V, 에이징시의 Vcc=8V, 통상동작시의 내부전원전압 V₁=3.3V, 에이징시의 V₁=4V인 경우의 예이다. Vcc가 통상동작전압과 에이징전압 사이에 있는 전압(여기에서는 6.6V)에서 구부러진 특성이 얻어지는 것은 제2도의 경우와 동일하다. Vx, Vd, Vy는 V₁과 같기 때문에 통상동작시는 3.3V, 에이징시는 4V이다. Vp는 V₁/2와 같기 때문에 통상동작시는 1.65V, 에이징시는 2V이다. 워드선구동신호 ψx의 전압은 상술한 바와 같이 (1+α)Vx와 같다. 도면에는 α=0.6인 경우의 예를 도시하고 있다. 이 경우, 통상동작시는 5.3V, 에이징시는 6.4V이다.The Vcc dependence of the voltage of each part is shown by 14a, b. This is an example of the case where the external power supply voltage Vcc = 5 ± 0.5V in normal operation, Vcc = 8V in aging, the internal power supply voltage V ₁ = 3.3V in normal operation, and V ₁ = 4V in aging. It is the same as in the case of FIG. 2 that the bent characteristic is obtained at a voltage where Vcc is between the normal operating voltage and the aging voltage (here, 6.6 V). Vx, Vd, Vy is 4V is during normal operation is 3.3V, because of the aging equal to V _1. Since Vp is equal to V _1/2 , it is 1.65V in normal operation and 2V in aging. The voltage of the word line drive signal ψx is equal to (1 + α) Vx as described above. The figure shows an example in the case where α = 0.6. In this case, it is 5.3V in normal operation and 6.4V in aging.

이상 설명한 바와 같이, 본 발명에 의하면 내부전원의 통상동작시의 특성과 테스트 또는 에이징시의 특성을 독립적으로 설계할 수 있게 되어 반도체장치의 테스트 또는 에이징이 가능한 전압변환회로를 만들 수가 있다.As described above, according to the present invention, the characteristics during normal operation of the internal power supply and the characteristics during test or aging can be designed independently, so that a voltage conversion circuit capable of testing or aging the semiconductor device can be made.

제17도에 본 발명의 제4의 실시예를 도시한다. 이 특징은 제26도에 도시한 종래예의 리미터의 차동증폭기의 입력단자에 Q_L1, Q_L3, 및 Q_L2, Q_L4로되는 레벨시프트회로를 삽입한 것이다.17 shows a fourth embodiment of the present invention. This feature inserts Q _L1 , Q _L3 , and Q _L2 , Q _L4 into the input terminal of the differential amplifier of the limiter of the conventional example shown in FIG. 26.

여기에서 Q_L3, Q_L4, 는케이트에 일정한 전압 V_G가 인가되어 정전류원으로서 동작한다. 따라서Q_L1, Q_L3, 에는 그 게이트 전압에 관계없이 일정한 전류가 흐른다. Q_L1, Q_L3, 의 게이트전압을 V₁, 그 소오스전압을 V₀, 드레인 전류를 I₀, 드레인 콘덕턴스를 β라고 하면,

으로 되는 식이 성립되기 때문에 출력전압과 입력전압의 관계는

로 나타낼 수 있다. V_T및 I_D는 일정하므로, V₀은 V_i보다도

만큼 낮게 된다.Here, Q _L3 , Q _L4 , is applied with a constant voltage V _G to operate as a constant current source. Therefore, constant current flows in Q _L1 , Q _L3 , regardless of its gate voltage. If the gate voltage of Q _L1 , Q _L3 , is V ₁ , the source voltage is V ₀ , the drain current is I ₀ , and the drain conductance is β,

Since the formula becomes, the relationship between output voltage and input voltage is

It can be represented as. Since V _T and I _D are constant, V ₀ is better than V _i

As low as.

여기에서, 상술한 바와 같이 차동증폭기의 동작범위를 구하면, V_i=3(V) ,V_T=1(V), Id=1(μA),β=10^-5(μS/V)로써 V₀=1.6(V)로 되기 때문에 Vcc≤V₀+V_T=2.6(V)로 된다.Herein, when the operating range of the differential amplifier is obtained as described above, V _i = 3 (V), V _T = 1 (V), Id = 1 (μA), β = 10 ^-5 (μS / V) _{Since 0} = 1.6 (V), Vcc ≤ V ₀ + V _T = 2.6 (V).

따라서, 본 실시예에 의하면 Vcc=3(V)라도 충분히 동작 가능한 전압 리미터회를 실현할 수 있다.Therefore, according to this embodiment, even if Vcc = 3 (V), it is possible to realize a voltage limiter cycle that can be sufficiently operated.

또한, 이 방식에서 신호는 레벨시프트회로분만큼 지연된다. 그 때문에 한층 고속동작을 행하게 하기 위해서는 이 회로를 삭제할 필요가 있다.In this manner, the signal is also delayed by the level shift circuit. Therefore, it is necessary to delete this circuit in order to perform a higher speed operation.

제16도는 상기 문제점을 해결하는 제5의 실시예이다. 이 특징은 제26도에 도시한 종래예의 리미터의 차동증폭기를 상술한 p 찬넬 트랜지스터를 부하로 하는 증폭기로 치환한 것이다. 여기에서, 기준전압 VL(도면에서는 VL1)은 n 찬넬의 소오스 결합쌍 트랜지스터 Q₃의 게이트에 입력된다. 또, 한쪽의 소오스 결합쌍 트랜지스터 Q₄의 게이트에는 리미터 출력 VLO(도면에서는 VLO₁)이 입력된다. 이와 같이 비교전압은 n 찬넬의 소오스결합쌍으로 직접 입력되므로 신호가 통과하는 소자수를 저감할 수 있어 고속동작이 가능하게 된다. 또, 소오스결합쌍은 n 찬넬이기 때문에 그 게이트, 소오스결합쌍의 임계전압 V_T로 하면 V_T에서 Vcc까지 수가 넓은 범위에 걸쳐서 동작이 가능하게 된다.16 is a fifth embodiment which solves the above problem. This feature is that the differential amplifier of the limiter of the conventional example shown in FIG. 26 is replaced with an amplifier which loads the p-channel transistor described above. Here, the reference voltage VL (VL1 in the figure) is input to the gate of the source coupled pair transistor Q ₃ of n channel. The limiter output VLO (VLO _{1 in the} drawing) is input to the gate of one source-coupled pair transistor Q ₄ . Thus, since the comparison voltage is directly input to the source coupled pair of n channels, the number of elements through which the signal passes can be reduced, thereby enabling high-speed operation. In addition, a source coupled pair are n channel is is possible because the gate, when the threshold voltage V _T of the source coupled pair of operating over a wide range in the number of _T V to Vcc.

또한, 증폭기의 전류제어용 트랜지스터 Q₅는 n 찬넬로 되기 때문에 그 제어 신호 ψ'1는 제17도의 ψ'1과는 역위상으로 된다.In addition, the control signal ψ'1 since the current control transistor Q ₅ of the amplifier to n channel is in the opposite phase with 17-degree ψ'1.

제18도에 본 발명의 제6의 실시예를 도시한다. 이 특징은 차동증폭기의 전류제어트랜지스터를 여러개(본실시예에서는 3개)로 분할하여 각각 타이밍이 다른신호로 구동하고 있는 것이다.18 shows a sixth embodiment of the present invention. This feature divides the current control transistors of the differential amplifier into several (three in this embodiment) and drives them with signals with different timings.

이하 동작을 설명한다. 동일 도면에서 VC3은 전압리미터회로, MCA는 DRAM의 메모리셀 어레이, D,

는 데이터선, W는 워드선, Q_M및 Cs는 메모리셀, Q_S1~Q_S4는 센스증폭기, Q_SP는 p 찬넬 트랜지스터 Q_S1, Q_S2로 구성되는 센스증폭기의 구동용 트랜지스터, Q_SN은 n 찬넬 트랜지스터 Q_S3, Q_S4로 구성되는 센스증폭기의 구동용 트랜지스터 이다. 또 ψ는 프리차지신호이다.The operation will be described below. In the same figure, VC3 is a voltage limiter circuit, MCA is a DRAM memory cell array, D,

The data line, W is the word line, Q _M, and Cs is the memory cell, Q _S1 ~ Q _S4 is a sense amplifier, Q _SP is a p channel transistor Q _S1, the driving transistor, Q _SN for the sense amplifier consisting of Q _S2 is It is a driving transistor for a sense amplifier composed of n channel transistors Q _S3 and Q _S4 . Is a precharge signal.

제19도는 제18도에 도시한 회로의 동작타이밍을 나타내 것이다. 동일도면에서, 데이터선 D,

는 VL/2에 프리차지되어 있다. 여기에서 워드신호 W가 상승하면, Q_M이 ON하여 Cs에 축적되어 있던 신호가 데이터선

, D에 나타난다. 다음에 센스증폭기 구동신호 ψ_SP,ψ_SN을 투입하면 센스중폭기가 동작하여 앞서 공정의 신호가 증폭된다. 이때 Q_S1, Q_S2는 하이측의 데이터선 용량 C_D를 VL까지 충전하고 Q_S3, Q_S4는 로우측의 데이터선 용량 CD를 Vss까지 방전한다. 이 데이터선 충전시의 전류파 만큼 형 I_D는 ψ₁,ψ₂,ψ₃을 동시에 상승한 경우, 전압리미터가 부하변동에 고속으로 응답하므로, 제19도의 점선과 같이 급격하게 상승하여 서서히 감소하는 형으로 된다. 따라서 그 피크값은 크게 된다. 이 전류의 급격한 변동은 전원전압을 변동시켜 장치의 오동작의 원인으로 된다. 그것에서 본 실시예에서는 센스증폭기 규동후 어떤 적당한 시간 간격에서 ψ₁,ψ₂,ψ₃을 상승하고 있으므로 최초는 증폭기의 응답속도가 지연되고, 그 때문에 전압리미터의 구동능력이 낮게되어 충전직후의 피크가 저감되어 동일도면에서 실선으로 표시한 바와 같은 대형으로 된다.FIG. 19 shows the operation timing of the circuit shown in FIG. In the same drawing, data line D,

Is precharged to VL / 2. When the word signal W rises, Q _M turns on, and the signal accumulated in Cs becomes the data line.

Appears in D. Next, when the sense amplifier driving signals ψ _{SP and} ψ _SN are inputted, the sense amplifier operates to amplify the signal of the previous process. At this time, Q _S1 and Q _S2 charge the data line capacitance C _D on the high side to VL, and Q _S3 and Q _S4 discharge the data line capacitance CD on the low side to Vss. When the type I _D simultaneously raises ψ ₁ , ψ ₂ , ψ ₃ by the current wave at the time of charging the data line, the voltage limiter responds to the load fluctuation at high speed. It becomes a type. Therefore, the peak value becomes large. This sudden change in current causes the power supply voltage to fluctuate, resulting in malfunction of the device. In this embodiment, since the ψ ₁ , ψ ₂ , ψ ₃ is raised at any suitable time interval after the sense amplifier is triggered, the response speed of the amplifier is delayed at first, and therefore, the driving capability of the voltage limiter is low, so that The peak is reduced and becomes large as indicated by the solid line in the same drawing.

한편, 증폭기 자체의 소비전류도 동일도면의 사선부로 표시한 분반큼 저감된다.On the other hand, the current consumption of the amplifier itself is also reduced as much as indicated by the diagonal line in the same drawing.

이상과 같이 본 실시예에 의하면 충전시에 피크전류를 저감하는 효과가 있다. 또, 전압리미터 자체의 소비전력도 저감할 수있다.As described above, the present embodiment has the effect of reducing the peak current during charging. In addition, the power consumption of the voltage limiter itself can be reduced.

또, 본 실시예의 전압리미터를 크기가 다른 여러개의 부하를 갖는 회로에 적용하년, 각각의 부하용량에 따라서 최적인 소비전류를 선택할 수 있으므로, 저소비전력화가 가능하게 된다.In addition, since the voltage limiter of this embodiment is applied to a circuit having a plurality of loads of different sizes, the optimum current consumption can be selected according to the respective load capacities, thereby enabling lower power consumption.

제20도는 본 발명의 제7의 실시예이다. 이 특징은 제16도의 전압리미터회로 VC1을 여러개 병렬접속하여 각각의 회로의 전류제어신호를 개개의 신호(ψ7,₅₂,ψ₃)로 한 것이다. 이것에 의해 제5의 실시예와 동일한 효과를 얻을 수 있다. 또, 동일의 회로를 병렬로 접속하는 것뿐이므로, 1회로분난 배치하면 좋아 설계공정수를 저감할 수 있다.20 is a seventh embodiment of the present invention. This feature connects the voltage limiter circuits VC1 of FIG. 16 in parallel to make the current control signals of the respective circuits into individual signals ψ ₇ , ₅₂ and ψ ₃ . As a result, the same effects as in the fifth embodiment can be obtained. In addition, since only the same circuit is connected in parallel, one circuit can be arranged so that the number of design steps can be reduced.

제21도는 차동증폭기의 전류제어신호를 발생시키는 회로이다. 본 실시예의 특징은 리미터의 출력전압의 변동량을 검출하고, 그것에 따른 크기의 전류값을 자동적으로 선택할 수 없도록 한 것이다.21 is a circuit for generating a current control signal of a differential amplifier. The feature of this embodiment is that the amount of change in the output voltage of the limiter is detected and the current value of the magnitude thereof cannot be automatically selected.

동일 도면에서 DA는 제23도에 도시한 바와 같은 차동증폭기, VF₁, VF₂, VF₃은 기준전압으로 VL〉VF₁〉VF₂〉VF₃의 관계가 있다. 또, 전류제어 트랜지스터 Q₅₀, Q₅₁, Q₅₂의 찬넬폭 W₅₀, W₅₁, W₅₂는 W₅₀,≥W₅₁,≥W₅₂의 관계가 있다.In the same figure, DA is a differential amplifier as shown in FIG. 23, VF ₁ , VF ₂ , and VF ₃ have a relationship of VL> VF ₁ > VF ₂ > VF ₃ as reference voltages. The current control transistors Q _50, Q _51, the width of the channel _{Q 52 W 50, W 51,} W 52 have a relationship of _{W 50, ≥W 51, ≥W 52} .

이 회로의 동작을 제25도를 사용해서 설명한다. 부하 L에 구동신호 ψ가 투입되면 L에 전류가 흘러 VLO가 저하한다. 여기에서, 만약 VLO가 VF₃이하로 되었으면 상술의 관계에서 VF₁, VF₂는 VLO보다 높게되므로 3개의 차동증폭기 전부의 플러스입력이 마이너스입력보다 높게 되어 ψ_A,ψ_B,ψ는 전부 로우상태에서 하이상태로 변화한다. 그렇게 하면 Q₅₀, Q₅₁, Q₅₂는 전부 ON으로 되어 차동증폭기 VC3에는 최대의 전류가 흐르고, 리미터는 최대의 구동능력을 갖게 된다. 또 만약 VLO이 VF₁과 VF₂사이의 전압까지 저하하면, ψC만이 하이로 되어 Q₅₂만을 ON한다. 또, 만약 VLO가 VF₂와 VF₃사이의 전압까지 저하하면 ψ_B1,ψ_C가 하이로 되어 Q₅₀, Q₅₁를 ON한다.The operation of this circuit will be explained using FIG. When the drive signal ψ is applied to the load L, current flows to the L to decrease the VLO. Here, if VLO is less than or equal to VF ₃ , in the above relationship, VF ₁ and VF ₂ are higher than VLO, so the positive input of all three differential amplifiers is higher than the negative input, and ψ _A , ψ _B , ψ are all low. The state changes from to high. The Q ₅₀ , Q ₅₁ and Q ₅₂ are all turned on so that the maximum current flows through the differential amplifier VC3 and the limiter has the maximum driving capability. If VLO drops to a voltage between VF ₁ and VF ₂ , only ψC goes high, turning ON Q ₅₂ only. If VLO drops to a voltage between VF ₂ and VF ₃ , ψ _B1 and ψ _C go high to turn on Q ₅₀ and Q ₅₁ .

이상과 같이 본 실시예에 의하면, VLO의 저항량이 크게 될수록 대개의 전류제어트랜지스터를 ON시키고, 반대로 작게 될수록 ON는 것이 자동적으로 행하여진다 따라서 , 종래와 같이 전원전압 변동이나 공정의 변화를 위하여 실제의 충전시간보다도 장시간 충전제어 트랜지스터를 ON시켜둘 필요가 없게 되므로 한층 더 저소비전력화가 가능하게 된다. 또, 다수의 전류제어신호를 리미터까지 배선할 필요가 없게 되므로 그 분만큼 배치면적을 저감할 수 있다. 또 부하에 흐르는 전류의 시간변화를 알 필요가 없게 되므로 회로설계가 용이하게 된다.As described above, according to the present embodiment, the larger the resistance of the VLO is, the more the current control transistor is turned on. On the contrary, the smaller the ON, the more automatically the ON is performed. Since the charge control transistor does not need to be turned ON for a longer time than the charging time, further lower power consumption can be achieved. In addition, since a large number of current control signals need not be wired up to the limiter, the arrangement area can be reduced by that amount. In addition, circuit design is facilitated because it is not necessary to know the time change of the current flowing in the load.

제22도는 제21도에 도시한 실시예의 차동증폭기 DA의 후단에 제24도에 도시한 상보형 MOS(이하, CMOS라 한다) 인버터회로 INV를 삽입한 것이다. 이것에 의해서 출력의 위상은 역으로 되므로 DA로의 입력을 제21도와는 반대로 하고 있다.FIG. 22 shows the complementary MOS (hereinafter referred to as CMOS) inverter circuit INV shown in FIG. 24 inserted in the rear end of the differential amplifier DA of the embodiment shown in FIG. As a result, the phase of the output is reversed, and the input to DA is reversed from that in FIG.

본 실시예의 특징은 인버터회로에 의해 제어신호 발생회로의 이득을 높인 것이다. 이것에 의해 VL, VF₁, VF₂, VF₃사이의 차를 작게 할 수 있으므로, 한층 더 VLO의 변동량을 작게할 수가 있다. 또, CMOS인버터회로에 의해 그 출력전압은 하이레벨에서 Vcc, 로우레렐에서 Vss로 되므로, 전류제어트랜지스터 Q₅₀, Q₅₁, Q₅₂를 완전히 ON, OFF할 수 있어 더욱 저소비전력화가 가능하게 된다.The feature of this embodiment is that the gain of the control signal generation circuit is increased by the inverter circuit. As a result, the difference between VL, VF ₁ , VF ₂ , and VF ₃ can be made small, and the variation in VLO can be further reduced. In addition, since the output voltage of the CMOS inverter circuit is set to Vcc at high level and Vss at low level, the current control transistors Q ₅₀ , Q ₅₁ and Q ₅₂ can be turned ON and OFF completely, resulting in lower power consumption.

이상 본 발명의 설명은 MIS형 LSI를 예로 해서 행하였지만, 이것은 바이폴라형 LSI 또는 양자를 융합한 Bi-CMOS형 LSI에 대해서도 마찬가지인 효과를 얻을 수 있다.As mentioned above, although the description of this invention was made using MIS LSI as an example, the same effect can be acquired also about Bipolar LSI or Bi-CMOS LSI which fuse | blended both.

상술한 제4 내지 제7의 실시예에 의하면, 전압리미터 회로의 차동증폭기는 그 입력전압과 전원전압이 같게 되어도 큰 전류를 흐르게 할 수가 있다. 이 때문에 전원전압이 하강하여 전압리미터의 출력전압과 같게되더라도 고속으로 동작하는 전압리미터회로를 실현할 수 있다.According to the fourth to seventh embodiments described above, the differential amplifier of the voltage limiter circuit can flow a large current even when the input voltage and the power supply voltage are the same. For this reason, a voltage limiter circuit operating at a high speed can be realized even if the power supply voltage drops and becomes equal to the output voltage of the voltage limiter.

또, 부하의 상태에 따라서 미세하게 구동능력을 제어할 수 있으므로, 저소비전력화가 가능하게 된다.In addition, since the driving capability can be finely controlled in accordance with the load state, the power consumption can be reduced.

Claims (10)

반도체장치내에 마련되어 상기 반도체장치의 적어도 일부의 회로에 내부전원전압을 공급하는 전압변환회로에 있어서, 외부전원전압의 존성이 작은 제1의 전압(V₁) 제1의 전압(V₁)보다도 외부전원전압의존성이 큰 제2의 전압(V₂)를 발생하는 회로(2), 상기 제1 또는 제2의 전압을 선택하는 선택회로(3)를 갖는 것을 특징으로 하는 반도체장치의 전압변환회로.Provided in a semiconductor device than at least in the voltage conversion circuit part supplying internal power supply voltage to the circuit, the voltage of the external power source voltage dependencies are small claim 1 (V ₁₎ of the first voltage (V ₁₎ of the semiconductor device external And a circuit ( ₂ ) for generating a _second voltage (V ₂ ) having a large power supply voltage dependency, and a selection circuit (3) for selecting the first or second voltage. 특허청구의 범위 제1항에 있어서, 상기 선택회로(3)는 상기반도체장치가 통상동작상태로 있을 때는 제1의 전압(V₁)을, 그 외의 동작상태로 있을 때는 상기 제2의 전압(V₂)을 선택하는 반도체장치의 전압변환회로.The method of claim 1, wherein the selection circuit (3) has a first voltage (V ₁ ) when the semiconductor device is in a normal operation state, and the second voltage ( A voltage conversion circuit of a semiconductor device for selecting V ₂ ). 특허청구의 범위 제1항에 있어서, 상기 선택회로(3)는 상기 반도체장치가 통상동작상태로 있을때는 상기 제1의 전압(V₁)을, 테스트상태로 있을 때는 상기 제2의 전압(V₂)를 선택하는 반도체장치의 전압변환회로.2. The selection circuit 3 according to claim 1, wherein the selection circuit 3 applies the first voltage V ₁ when the semiconductor device is in a normal operation state, and the second voltage V when it is in a test state. ₂ ) the voltage conversion circuit of the semiconductor device. 특허청구의 범위 제1항에 있어서, 상기 선택회로(3)는 상기 여러개의 전압변환회로의 출력전압끼리를 비교한 결과에 따라서 자동적으로 선택하는 반도체장치의 전압변환회로.A voltage conversion circuit of a semiconductor device according to claim 1, wherein said selection circuit (3) selects automatically according to a result of comparing output voltages of said several voltage conversion circuits. 특허청구의 범위 제1항에 있어서, 상기 선택회로(3)는 상기 제1의 전압과 상기 제2의 전압의 높은 쪽의 전압을 선택하는 반도체장치의 전압변환회로.A voltage conversion circuit of a semiconductor device according to claim 1, wherein said selection circuit selects a voltage higher than said first voltage and said second voltage. 특허청구의 범위 제1항에 있어서, 상기 전압변환회로(100)는 상기 제1의 전압(V₁)에 따라서 발생한 전압에 의해 워드선을 구동하는 RMA 구동회로인 것을 특징으로 하는 반도체장치의 전압변환회로.The voltage of the semiconductor device according to claim 1, wherein the voltage conversion circuit 100 is an RMA driving circuit for driving a word line by a voltage generated according to the _first voltage V ₁ . Conversion circuit. 외부공급전원에서 강압한 전압을 발생하는 회로(L₁, L₂, L₃), 상기 강압회로출력이 한쪽의 입력으로 되어 다른 쪽의 입력과의 사이의 차전압을 증폭하는 차동증폭회로의 출력으로 제어되어 내부전압을 출력하고 이 내부전원전압을 상기 차동증폭회로의 다른쪽의 입력으로서 귀환하는 강압회로를 구비한 전압리미터(VC2)를 내장하는 반도체집적회로에 있어서, 그 차동증폭회로가 p 찬넬 트랜지스터(Q₁,Q₂)에 의한 능동부하와 n 찬넬 트랜지스터(Q₃,Q₄)의 소오스 결합쌍으로 되는 것을 특징으로 하는 반도체집적회로.A circuit for generating a voltage stepped down from an external power supply (L ₁ , L ₂ , L ₃ ), and the output of the differential amplification circuit, in which the step-down circuit output becomes one input and amplifies the difference voltage between the other input. A semiconductor integrated circuit having a voltage limiter VC2 having a step-down circuit that is controlled by a control circuit and outputs an internal voltage and returns the internal power supply voltage as the other input of the differential amplifier circuit, wherein the differential amplifier circuit is p. A semiconductor integrated circuit comprising an active load by channel transistors (Q ₁ , Q ₂ ) and a source-coupled pair of n channel transistors (Q ₃ , Q ₄ ). 외부공급전원에서 강압한 전압을 발생하는 회로(L₁∼L₃), 상기 강압회로출력이 한쪽의 입력으로 되어 다른쪽의 입력과의 사이의 차전압을 증폭하는 차동증폭회로와 상기 차동증폭회로의 출력으로 제어되어 내부전압을 출력하고 이 내부전원전압을 상기 차동증폭회로의 다른쪽의 입력으로 귀환하는 강압회로를 구비한 전압리미터(VC2)를 내장하는 반도체집적회로에 있어서, 상기 차동증폭회로의 입력단에 그 입력전압의 레벨을 시프트시키는 회로(Q_L1∼Q_L4)가 부가되어 있는 것을 특징으로 하는 반도체집적회로.A circuit for generating a voltage stepped down from an external power supply (L _{1 to} L ₃ ), a differential amplification circuit and the differential amplification circuit, in which the step-down circuit output becomes one input and amplifies the difference voltage between the other input. A semiconductor integrated circuit having a voltage limiter (VC2) having a step-down circuit that is controlled by an output of a and outputs an internal voltage and returns the internal power supply voltage to the other input of the differential amplifier circuit. And a circuit (Q _{L1 to} Q _L4 ) for shifting the level of the input voltage at an input terminal of the semiconductor integrated circuit. 특허청구의 범위 제7항에 있어서, 상기 차동증폭회로의 전류가 2단계 이상으로 제어되는 것을 특징으로 하는 반도체집적회로.8. The semiconductor integrated circuit according to claim 7, wherein the current of the differential amplifier circuit is controlled in two or more stages. 특허청구의 범위 제9항에 있어서, 상기 차동증폭회로의 전류가 상기 전압리미터회로의 출력전압에 의해 제어되는 것을 특징으로 하는 반도체집적회로.10. The semiconductor integrated circuit according to claim 9, wherein the current of the differential amplifier circuit is controlled by an output voltage of the voltage limiter circuit.

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