Claims (8)
전자변환부에 의해 전기적신호로 변환된 기록신호를 증폭하거나 특성보상하는 증폭기와 등화기를 구비하고 PLL이 출력하는 클럭신호에 따라 기록신호를 재생하는 디지탈브이씨알의 재생장치에 있어서, 상기 등화기의 출력단에 연결되며, 아날로그형태의 등화신호를 입력받아 기설정된 임계레벨에 따라 구형파신호로 변환하는 데이타검출부; 상기 데이타검출부와는 별개로 상기 등화기의 출력단에 연결되며, 등화기를 통해 특성보상된 등화신호를 입력받아 재생신호가 없는 무신호구간을 판별하고 판별에 따른 구간식별신호를 출력하는 신호판정부; 소정 주기의 발진신호를 출력하는 발진부; 상기 데이타검출부와 발진부의 출력단에 공통연결되며, 상기 신호판 정부가 출력하는 구간식별신호에 따라 구형파신호와 발진신호를 선택적으로 스위칭하는 전환부를 포함하는 것을 특징으로 하는 디지탈브이씨알의 동기 클럭 안정화장치.A digital V-CD reproducing apparatus including an amplifier and an equalizer for amplifying or characterizing a recording signal converted into an electrical signal by an electronic converter and reproducing the recording signal according to a clock signal output from the PLL. A data detection unit connected to an output terminal and configured to receive an analog type equalization signal and convert the analog signal into a square wave signal according to a predetermined threshold level; A signal judging unit connected to an output terminal of the equalizer separately from the data detection unit, and receiving an equalized signal having a characteristic compensation through the equalizer to discriminate a non-signal section without a reproduction signal and output a section identification signal according to the discrimination; An oscillator for outputting an oscillation signal of a predetermined period; And a switching unit which is commonly connected to an output terminal of the data detector and the oscillator, and selectively switches a square wave signal and an oscillation signal according to the section identification signal output from the signal determiner. .
제1항에 있어서, 상기 테이타검출부는 등화신호가 기설정된 임계레벨보다 크면 '하이'신호를 출력하고 그 임계레벨보다 작으면 '로우'신호를 출력하는 것을 특징으로 하는 디지탈브이씨알의 동기클럭 안정화장치.The synchronous clock stabilization of the digital VLC according to claim 1, wherein the data detector outputs a 'high' signal when the equalization signal is greater than a predetermined threshold level, and outputs a 'low' signal when the equalization signal is smaller than the predetermined threshold level. Device.
제1항에 있어서, 상기 신호판정부는 재생신호가 없는 무신호구간을 검출하기 위해 등화신호를 입력받아 피크치(포락선)을 검출하는 피크치검출기와 그 피크신호를 반전시켜 이득을 조정하고 신호선단을 고정시키는 이득 조정 및 클램프로 이루어지는 것을 특징으로 하는 디지탈브이씨알의 동기클럭 안정화장치.2. The signal determiner of claim 1, wherein the signal determiner receives an equalization signal and detects a peak value (envelope) in order to detect a signal-free period without a reproduction signal, and inverts the peak signal to adjust gain and fix the signal end. Digital VCC synchronous clock stabilization device comprising a gain adjustment and a clamp.
제3항에 있어서, 상기 피크치 검출기는 비반전단자(+)와 반전단자(-)를 통해 등화신호와 제2증폭기가 출력하는 피크신호를 각각 인가받는 제1증폭기와, 그 출력단에 연결되는 제1다이오드와, 상기 제1다이오드의 출력단에 비반전단자(+)가 접속되며 반전단자(-)에 자기궤환되는 제2증폭기와, 상기 제1다이오드와 제2증폭기 사이에 일측이 연결되고 타측이 접지된 제1캐패시터 및 제1저항을 구비한 것을 특징으로 하는 디지탈브이씨알의 동기 클럭 안정화장치.4. The first detector of claim 3, wherein the peak detector comprises: a first amplifier receiving a peak signal output from the equalization signal and the second amplifier through a non-inverting terminal (+) and an inverting terminal (-); The first diode and the non-inverting terminal (+) is connected to the output terminal of the first diode and a second amplifier self-returned to the inverting terminal (-), and one side is connected between the first diode and the second amplifier and the other side A digital VSR synchronous clock stabilization apparatus comprising a grounded first capacitor and a first resistor.
제4항에 있어서, 상기 제1캐패시터는 제1다이오드가 '온'상태이면 충전동작을 수행하며, 제1다이오드가 '오프'상태이면 방전동작을 수행하는 것을 특징으로 하는 디지탈브이씨알의 동기클럭 안정화장치.The synchronous clock of the digital V seed according to claim 4, wherein the first capacitor performs a charging operation when the first diode is in an 'on' state, and performs a discharge operation when the first diode is in an 'off' state. Stabilizer.
제3항에 있어서, 상기 이득조정 및 클램프는 상기 제2증폭기가 출력하는 피크신호를 반전증폭하며 궤환측에 접속된 가변저항의 조정에 의해 반전증폭신호의 이득을 조정하는 제3증폭기와, 반전증폭신호의 신호선단을 고정시키기 위해 상기 제3증폭기의 출력단에 연결되는 제2캐패시터와, 상기 제2캐패시터의 출력단에 일측이 연결되고 타측이 접지된 제2다이오드와 제2저항을 구비한 것을 특징으로 하는 디지탈브이씨알의 동기클럭 안정화장치.The third amplifier of claim 3, wherein the gain adjustment and the clamp are inverted and amplified at a peak signal output by the second amplifier, and a third amplifier for adjusting the gain of the inverted amplifier signal by adjusting a variable resistor connected to the feedback side. And a second capacitor connected to an output terminal of the third amplifier, a second diode connected to one end of the second capacitor, and a second diode grounded on the other side to fix the signal front end of the amplified signal. Synchronous clock stabilization device of digital VLC.
제1항에 있어서, 상기 발진부는 무신호구간에서 동기록킹을 원할하게 하기 위해 21MHZ의 중심주파수로 발진하는 발진신호를 출력하는 것을 특징으로 하는 디지탈브이씨알의 동기클럭 안정화장치.The synchronous clock stabilization apparatus of claim 1, wherein the oscillator outputs an oscillation signal oscillating at a center frequency of 21 MHz to facilitate dynamic recording in the no signal section.
제1항에 있어서, 상기 전환부는 무신호간에서 재생구간으로 전환되는 경우 신호판정부로부터 '로우'상태의 구간식별신호를 입력받아 제1단자로 스위칭하여 등화신호로부터 추출한 상기 데이타검출부의 동기용 데이타를 출력하며, 재생구간에서 무신호구간으로 전환되는 경우 '하이'상태의 구간식별신호가 입력받아 제2단자로 스위칭하여 상기 발진부의 발진데이타를 출력하는 것을 특징으로 하는 디지탈브이씨알의 동기클럭 안정화장치.The synchronization unit of claim 1, wherein the switching unit receives a section identification signal of a 'low' state from a signal determination unit and switches to a first terminal to extract the equalization signal from the equalization signal when the switching section is switched from the non-signal to the playback section. In the case of switching from the playback section to the no-signal section, the section identification signal in the 'high' state is input and switched to the second terminal to output the oscillation data of the oscillator. Device.
※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.※ Note: This is to be disclosed by the original application.