Claims (9)
논메모리 제품(30)의 데이터 버스(DATA BUS)로부터 데이타와 라이트 인에이블 신호(Write Enable SIG), 리드 인에이블 신호(Read Enable SIG)를 입력받고 테스트 패드(TEST PAD1)로부터 제어 신호를 입력받아 데이타 버스 패드(Data Bus PAD)의 방향과 모드(리드 또는 라이트)를 결정하여 출력하는 모드 선택 회로(51)와; 상기 논메모리 제품(30)으로부터 어드레스와 라이트 인에이블 신호(Write Enable SIG), 리드 인에이블 신호(Read Enable SIG)를 입력 받고 테스트 패em(TEST-PAD1)로부터 제어 신호를 입력받아 제어 신호에 따라 어드레스와 라이트 인에이블 신호(Write Enable SIG), 리드 인에이블 신호(Read Enable SIG)를 그대로 출력하거나 또는 하이 임피던스 상태로 만드는 버퍼 회로(52)와; 상기 버퍼 회로(52)의 출력들을 입력으로 받고 테스트 패드(TEST-PAD2)로부터 제어 신호를 입력받아 제어 신호에 따라 메모리 제품의 데이타 버스 출력을 제어하는 조합회로(53)로 이루어지는 것을 특징으로 하는 멀티 칩 패키지 추진시 집적 회로 테스트 장치.The data, the write enable signal, the read enable signal, and the read enable signal are input from the data bus of the non-memory product 30, and the control signal is received from the test pad. A mode selection circuit 51 for determining and outputting a direction and mode (lead or write) of a data bus pad; The address, the write enable signal (Read Enable SIG) and the read enable signal (Read Enable SIG) are input from the non-memory product 30, and the control signal is received from the test pattern TEST-PAD1 according to the control signal. A buffer circuit 52 which outputs an address, a write enable signal, a read enable signal, or a high enable state; And a combination circuit 53 which receives the outputs of the buffer circuit 52 as an input and receives a control signal from the test pad TEST-PAD2 and controls the data bus output of the memory product according to the control signal. Integrated circuit test device for chip package propulsion.
제1항에 있어서, 상기한 모드 선택 회로(51)는, 라이트 인에이블 신호(Write Enable SIG)와 리드 인에이블 신호(Write Enable SIG)를 각각 입력으로 받아 인버팅(반전)하여 출력하는 인버터 수단(511, 512)과; 상기 인버터 수단(511, 512)의 출력을 각각 입력으로 받고 테스트 패드(TEST-PAD1)로부터 제어 시호를 공통 입력으로 받아 논리곱을 수행하여 출력하는 논리곱 수단(513, 514)과; 상기 논리곱 수단(513, 514)의 출력을 입력으로 받아 시간 지연을 하여 출력하는 지연회로(515, 516)와; 상기 지연회로(515, 516)의 출력을 각각 제어 신호 입력으로 받고 제어 신호에 따라 논메모리 제품(30)으로부터 나온 데이타를 그대로 데이타 버스 패드(Data Bus PAD)로 출력하거나 하이 임피던스 상태로 만드는 삼상태 버퍼(517)와, 데이차 버스 패드(Eata Bus PAD)로부터 입력된 데이타를 그대로 출력하거나 하이 임피던스 상태로 만드는 삼상태 버퍼(518)로 이루어지는 것을 특징으로 하는 멀티 칩 패키지 추진시 집적 회로 테스트 장치.The inverter means according to claim 1, wherein the mode selection circuit 51 receives an input of a write enable signal and a write enable signal, and inverts (inverts) the output signal. 511, 512; Logical multiplication means (513, 514) for receiving the output of the inverter means (511, 512) as inputs and receiving a control signal from a test pad (TEST-PAD1) as a common input and performing a logical multiplication; Delay circuits (515, 516) for receiving the output of the logical product means (513, 514) as an input and delaying the output; The tri-state which receives the outputs of the delay circuits 515 and 516 as control signal inputs and outputs data from the non-memory product 30 to the data bus pads as it is or in a high impedance state according to the control signal. And a tri-state buffer (518) for outputting the data input from the data bus (Eata Bus PAD) as it is or making a high impedance state.
제1항에 있어서, 상기한 버퍼 회로(52)의 구성은, 테스트 패트(TEST-PAD1)로부터 제어 신호 입력을 받고 제어 신호에 따라 논메모리 제품(30)으로부터 나온 어드레스를 그대로 출력하거나 하이임피던스 상태로 만드는 삼상태 버퍼(521)와; 상기 테스트 패드(TEST-PAD1)로부터 제어 신호 입력을 받고 제어 신호에 따라 논메모리 제품(30)으로부터 나온 라이트 인에이블 신호(Write Enable SIG)를 그대로 출력하거나 하이 임피던스 상태로 만드는 삼상태 버퍼(522)와; 테스트 패트(TEST-PAD1)로부터 제어 신호 입력을 받고 제어 신호에 따라 논 메모리 제품(30)으로부터 나온 리드 인에이블 신호(Read Enable SIG)를 그대로 출력하거나 하이 임피던스상태로 만드는 삼상태 버퍼(523)로 이루어지는 것을 특징으로 하는 멀티 칩 패키지 추진시 집적 회로 테스트장치.The configuration of the buffer circuit 52 according to claim 1, wherein the configuration of the buffer circuit 52 receives a control signal input from the test pad TEST-PAD1 and outputs an address from the non-memory product 30 as it is or according to the control signal, or has a high impedance state. A three-state buffer 521 to be made; The tri-state buffer 522 receives a control signal input from the test pad TEST-PAD1 and outputs a write enable signal from the non-memory product 30 as it is or according to the control signal, or makes a high impedance state. Wow; Receives a control signal input from the test pad (TEST-PAD1) and outputs a read enable signal (Read Enable SIG) from the non-memory product 30 according to the control signal as it is or to the tri-state buffer 523 for making a high impedance state. Integrated circuit test device when the multi-chip package propulsion, characterized in that made.
제1항에 있어서, 상기한 조합 회로(53)의 구성은, 상기 버퍼 회로(52)의 삼상태 버퍼(521, 522, 523)의 출력을 각각 하나의 입력으로 받고 테스트 패드(TEST-PAD2)로부터 제어 신호를 공통 입력으로 받아 논리합을 수행하여 출력하는 논리합 수단(531, 532, 533)으로 이루어져 있고, 그 중 어드fp스 버스가 연결된 논리합 수단(531)의 하나의 입력부에는 지연회로(534)가 포함되는 것을 특징으로 하는 멀티 칩 패키지 추진시 집적 회로 테스트 장치.The test circuit (TEST-PAD2) according to claim 1, wherein the combination circuit 53 receives the outputs of the three-state buffers 521, 522, and 523 of the buffer circuit 52 as one input. Logic control means (531, 532, 533) for receiving a control signal from the common input and performing a logical sum and outputting the same, and a delay circuit 534 is provided at one input of the logical sum means 531 to which the address bus is connected. Integrated circuit test device when the multi-chip package propulsion, characterized in that it comprises a.
제1항에 있어서, 상기한 테스트 패트(TEST-PAD1, TEST-PAD2)는 논메모리 제품(30)과 메모리 제품(40)을 서로 분리하여 테스트할 수 있도록 선택하는 기능을 갖는 것을 특징으로 하는 멀티 칩 패키지 추진시 집적 회로 테스트장치.The method of claim 1, wherein the test pads TEST-PAD1 and TEST-PAD2 have a function of selecting the non-memory product 30 and the memory product 40 so as to be separated from each other. Integrated circuit test device for chip package propulsion.
제1항에 있어서, 상기한 삼상태 버퍼(517, 518, 521, 522, 523)는 메모리 제품(40)을 테스트할 때 논메모리 제품(30)의 신호를 차단하는 기능을 갖는 것을 특징으로 하는 멀티 칩 패키지 추천시 집적 회로 테스트 장치.The method of claim 1, wherein the three-state buffer (517, 518, 521, 522, 523) has a function of blocking the signal of the non-memory product 30 when testing the memory product (40). Integrated circuit test device when recommending multi-chip package.
제1항에 있어서, 상기한 지연 회로(515, 516, 534)는 멀티 칩 패키지 추진시 또는 정상 동작시에 멀티 칩 패키지 테스트 회로(50)에 의해 발생할 수 있는 타이밍 문제를 보상하는 기능을 갖는 것으로 모스 커패시턴스나 졍션 커패스턴스로 구성되는 것을 특징으로 하는 멀티 칩 패키지 추진시 집적 회로 테스트 장치.The method of claim 1, wherein the delay circuits 515, 516, 534 have a function of compensating for timing problems that may be caused by the multi-chip package test circuit 50 during multi-chip package propulsion or normal operation. An integrated circuit test apparatus for propagating a multi-chip package, characterized in that it is composed of MOS capacitance or cushion capacitance.
제2항에 있어서, 상기한 논리곱 수단(513, 514)은 논메모리 제품(30)을 테스트할 때 데이터 버스(DATA BUS) 신호의 방향을 제어하는 기능을 갖는 것으로서 AND게이트로 구성되는것을 특징으로 하는 멀티 칩 패키지 추진시 집적 회로 테스트 장치.3. The AND product means 513, 514 described above is configured as an AND gate having a function of controlling the direction of a data bus signal when the non-memory product 30 is tested. Integrated circuit test device for multi-chip package propulsion.
제4항에 있어서, 상기한 논리합 수단(531, 532, 533)은 논메모리 제품(30)을 테스트할 때 메모리 제품(40)의 데이타 버스(DATA BUS)출력이 데이타 버스 패드(Data Bus PAD)로 출력을 하지 못하도록 하는 기능을 갖는 것으로서 OR게이트로 구성되는 것을 특징으로 하는 멀티 칩 패키지 추진시 직접 회로 테스트 장치.5. The logic sum means (531, 532, 533) is characterized in that the data bus (DATA BUS) output of the memory product (40) when the non-memory product (30) is tested. Integrated circuit test apparatus for propelling a multi-chip package, characterized in that it is configured as an OR gate to prevent the output of the circuit.