KR100512159B1 - Pad layout for semiconductor memory device - Google Patents
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Abstract
본 발명에 따른 반도체 메모리 장치는 정보를 저장하기 위한 복수 개의 메모리 셀들을 가지며, 행들과 열들로 배열된 복수 개의 셀 어레이 블럭들 및; 번-인과 같은, 내부 전위에 비해서 상대적으로 높은 전위가 요구되는 동작을 수행하기 위해서 상기 셀 어레이 블럭들에 상기 높은 전위에 대응하는 외부 인가 전위를 공급하기 위한 적어도 2 개의 전위 인가 패드들을 포함한다.A semiconductor memory device according to the present invention includes a plurality of cell array blocks having a plurality of memory cells for storing information, arranged in rows and columns; At least two potential application pads for supplying an externally applied potential corresponding to the high potential to the cell array blocks to perform an operation that requires a relatively high potential relative to an internal potential, such as burn-in.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 반도체 메모리 장치에 제공되는 전위 인가용 패드 배치의 레이 아웃에 관한 것이다.BACKGROUND OF THE
최근의 반도체 관련 제품에는 칩 (chip)의 정상적인 구동을 보장하기 위하여, 여러 가지 종류의 내부 전위 (Internal DC Votage)가 사용되고 있다. 그 예로써, 각종 기준 전압 (reference voltage), 기판 전압 (bulk voltage), 승압 전압 (boosting voltage), 프리 차아지 전압 (pre-charge voltage), DRAM 셀의 커패시터 극판 전압 등을 예로 들 수 있다.Recently, various kinds of internal potentials (Internal DC Votage) are used in the semiconductor-related products to ensure the normal driving of the chip. Examples thereof include various reference voltages, bulk voltages, boosting voltages, pre-charge voltages, and capacitor pole plate voltages of DRAM cells.
이들 각종 내부 전위 레벨은 패드 (pad)을 사용하고 있으며, 패드의 사용 목적은 첫째로, 상기 전위의 외부 측정(Level Monitoring)을 위해서이고, 둘째로 외부에서 패드를 통하여 전위를 강제적으로 내부로 인가하여 내부의 전위 발생기 (DC Generator)에 의한 출력 전위값 (Self Level) 이외의 전위를 강제적으로 내부 회로단에 인가한 후 제품의 동작특성 및 불량 분석등에 이용함을 그 목적으로 하고 있다. These various internal potential levels use pads, and the purpose of the pads is firstly for external level monitoring of the potential, and secondly forcing the potential internally through the pad from the outside. Therefore, it is intended to apply potential other than output level (Self Level) by internal potential generator to internal circuit stage and use it for analysis of product's operation characteristics and defects.
그러나, 패드를 통하여 전위를 강제적으로 칩 내부로 인가할 경우, 전송선과 회로단에 의해 형성되는 내부 저항과 기생 커패시터에 의해 결정되는 로딩 (loading)이 클 경우 내부 인가 전위의 레벨을 정확히 보장하기 위한 패드 인가 (예컨대, forcing) 시간은 상당히 긴 시간이 요구되게 되며, 이로 인해서 내부 전위의 레벨을 정확히 보장하기 어려운 문제등 여러 가지 문제점을 발생하게 된다.However, when a potential is forcibly applied to the chip through the pad, the internal resistance formed by the transmission line and the circuit terminal and the loading determined by the parasitic capacitor are large to ensure the level of the internally applied potential accurately. Pad application (e.g., forcing) time is required to be quite long, which causes a number of problems, such as difficult to guarantee the level of the internal potential accurately.
특히 웨이퍼 번인과 같은, 제품의 특수 목적의 동작이 제품에 적용되고, 이에 따라 내부 전위 패드를 통한 강제적인 전위 인가로 동작을 구현하는 방법이 활용되면서, 패드를 통하여 전위를 칩 내부로 인가하는 방식은 더욱 그 활용도가 높아지고 있는 상황이다.In particular, a special purpose operation of the product, such as wafer burn-in, is applied to the product, and thus a method of implementing the operation by forcibly applying the potential through the internal potential pad is utilized, while applying a potential into the chip through the pad. Is increasingly being used.
도 1은 종래 기술에 따른 전위 인가용 패드 배치를 보여주는 레이 아웃이고, 그리고 도 2는 도 1의 패드 배치에 따른 등가 회로도이다. 도 1에 도시된 바와 같이, 종래 기술에 의하면, 제품의 칩 면적이 증가하고 그리고 웨이퍼 번인과 같은 제품의 특수 목적의 동작 등에 의해 내부 로딩이 정상 동작 대비 크게 증가됨에도 불구하고, 상기 레벨 인가용 패드는 하나에 의존하고 있다. 1 is a layout showing a pad arrangement for potential application according to the prior art, and FIG. 2 is an equivalent circuit diagram according to the pad arrangement of FIG. 1. As shown in Fig. 1, according to the prior art, although the chip area of the product is increased and the internal loading is greatly increased compared to the normal operation by the special purpose operation of the product such as wafer burn-in, the pad for applying the level Depends on one.
이러한 경우, 도 2의 등가 회로도에서 알 수 있듯이, 외부 전위 인가시 내부 저항 (R1+R2)와 로딩을 모두 바라보게 되는 상황이므로, 내부 저항에 의해 칩의 인가 전류는 제한된다. 즉, 기생 커패시턴스 (C1+C2)에 의해 칩의 위치 (site)별로 실제 내부 전위는 서로 다르게 되는 문제점이 발생되게 된다. 예컨대, 도 5에서 알 수 있듯이, 인가 패드로부터 레이아웃 상 가장 먼 쪽의 부분적 전위 (N3)은 가장 가까운 쪽 (N2)의 경우 대비 특정 시간에서의 전위가 차이를 보이게 되는 문제점이 있다.In this case, as can be seen in the equivalent circuit diagram of FIG. 2, since the internal resistance (R1 + R2) and the loading are both viewed when the external potential is applied, the applied current of the chip is limited by the internal resistance. In other words, the parasitic capacitance C1 + C2 causes a problem that the actual internal potential is different for each chip site. For example, as shown in FIG. 5, the partial potential N3 on the side farthest from the application pad has a problem in that the potential at a specific time is different from that of the nearest side N2.
따라서 본 발명의 목적은 칩 면적의 증가 또는 번인과 같은 동작에 의해서 정상 동작에 비해서 큰 내부 로딩이 연결되는 경우 내부 전위 레벨을 외부 패드를 통해서 인가할 때 그 소요 시간을 최소화할 수 있는 반도체 메모리 장치의 패드 레이 아웃을 제공하는 것이다.Accordingly, an object of the present invention is to provide a semiconductor memory device capable of minimizing the time required when an internal potential level is applied through an external pad when a large internal loading is connected to the normal operation by an operation such as an increase in chip area or burn-in. To provide a pad layout.
(구성)(Configuration)
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 정보를 저장하기 위한 복수 개의 메모리 셀들을 가지며, 행들과 열들로 배열된 복수 개의 셀 어레이 블럭들 및; 번-인과 같은, 내부 전위에 비해서 상대적으로 높은 전위가 요구되는 동작을 수행하기 위해서 상기 셀 어레이 블럭들에 상기 높은 전위에 대응하는 외부 인가 전위를 공급하기 위한 적어도 2 개의 전위 인가 패드들을 포함한다.According to one aspect of the present invention for achieving the above object, a plurality of cell array blocks having a plurality of memory cells for storing information, arranged in rows and columns; At least two potential application pads for supplying an externally applied potential corresponding to the high potential to the cell array blocks to perform an operation that requires a relatively high potential relative to an internal potential, such as burn-in.
이 실시예에 있어서, 상기 패드들은 전체적인 내부 로딩을 분산하여서 바라보는 방향으로 배치된다.In this embodiment, the pads are arranged in a direction to disperse the overall internal loading.
(작용)(Action)
이와같은 장치에 의해서, 외부 패드를 통해서 내부 전위 레벨을 인가할 때 그 소요 시간을 최소화하고 정확한 인가 전위를 보장할 수 있다.By such an apparatus, it is possible to minimize the time required when applying the internal potential level through the external pad and to ensure the correct applied potential.
(실시예)(Example)
이하 본 발명의 실시예에 따른 참조도면 도 3 내지 도 5에 의거하여 상세히 설명한다.Reference will now be made in detail with reference to FIGS. 3 to 5 according to an embodiment of the present invention.
다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서만 실시될 수 있을 것이다.In the following description, specific details are set forth by way of example and in detail in order to provide a more thorough understanding of the present invention. However, for those skilled in the art, the present invention may be practiced only by the above description without these details.
도 3은 본 발명에 따른 전위 인가용 패드 배치를 보여주는 레이 아웃이다. 그리고, 도 4는 도 3의 패드 배치에 따른 등가 회로도이고, 도 5는 본 발명 및 종래 기술의 전위 지연 시간을 보여주는 도면이다.3 is a layout showing a pad arrangement for potential application according to the present invention. 4 is an equivalent circuit diagram according to the pad arrangement of FIG. 3, and FIG. 5 is a diagram illustrating a potential delay time of the present invention and the prior art.
도 3을 참조하면, 복수 개의 어레이 블럭들이 행들과 열들로 배열되어 있다. 편의상 본 발명의 실시예에서 상기 어레이 블럭들은 4 개의 블럭들로 이루어져 있다. 그리고, 열 방향으로 배열된 어레이 블럭들 (ARRAY BLOCK 1) 및 (ARRAY BLOCK 2) 그리고 (ARRAY BLOCK 0) 및 (ARRAY BLOCK 3) 사이에 대응하는 복수 개의 패드들이 배치되어 있다.Referring to FIG. 3, a plurality of array blocks are arranged in rows and columns. For convenience, in the embodiment of the present invention, the array blocks are composed of four blocks. A plurality of pads corresponding to the array blocks ARRAY
상기 복수 개의 패드들 중 앞서 설명된 특수 목적을 위해서 외부에서 내부 전위를 강제적으로 승압시키기 위해서 외부 전위를 인가하기 위한 전위 인가용 패드들 (PAD1) 및 (PAD2)가 대응하는 어레이 블럭들 (ARRAY BLOCK 1) 및 (ARRAY BLOCK 2) 그리고 (ARRAY BLOCK 0) 및 (ARRAY BLOCK 3) 사이에 배치되어 있다.Of the plurality of pads, the potential applying pads PAD1 and PAD2 for applying an external potential to forcibly boost the internal potential from the outside for the special purpose described above are corresponding to the array blocks ARRAY BLOCK. 1) and (ARRAY BLOCK 2) and (ARRAY BLOCK 0) and (ARRAY BLOCK 3).
본 발명은 내부 로딩이 상대적으로 큰 내부 전위에 대해서 패드를 통한 레벨 인가시 발생될 수 있는 종래의 문제점을 해결할 수 있도록 전위 인가 패드를 배치하기 위한 레이 아웃을 제공하고 있다. 그러한 레이 아웃을 적용하게 되면, 제품의 대용량화에 따른 면적의 증가와 웨이퍼 번인과 같은 제품의 특수 목적을 위한 동작 등에 의해서 내부 로딩이 증가될 경우, 내부 DC 전위의 레벨을 외부 인가시 그 소요 시간을 최소화하고 그리고 정확한 인가 전위를 보장하게 된다.The present invention provides a layout for disposing the potential applying pads to solve the conventional problems that may occur when applying levels through the pads for internal potentials with relatively large internal loadings. When such a layout is applied, when the internal loading is increased due to the increase of the area due to the large capacity of the product and the operation for the special purpose of the product such as wafer burn-in, the time required for external application of the level of the internal DC potential is applied. Minimize and ensure accurate applied potential.
좀 더 구체적으로 설명하면, 전위 인가용 패드가 내부적으로 바라보게 되는, 도 4에 도시된 바와 같이, 내부 저항 (R1 또는 R2)와 기생 커패시터에 따른 로딩 (C1 또는 C2)를 분산시켜 줌으로써 외부 전위 인가시 소요되는 전위 도달 시간을 효과적으로 감소시켜 줄 수 있다. 이를 해결하기 위한 방법으로, 내부 전위 전송선을 넓게 형성하여서 그 저항을 줄일 수 있지만, 레이 아웃 상의 제약이 있으며 아울러, 전송선 자체의 고유 면 저항 값이 작은 수준이기 때문에 그 개선 효과는 미미할 것으로 보인다.More specifically, as shown in FIG. 4, in which the potential application pad is viewed internally, the external potential is dispersed by dispersing the internal resistance R1 or R2 and the loading C1 or C2 according to the parasitic capacitor. It is possible to effectively reduce the potential arrival time required during application. As a way to solve this problem, the internal potential transmission line can be formed to be wider to reduce the resistance, but there are limitations on the layout and the improvement effect will be insignificant since the intrinsic plane resistance value of the transmission line itself is small.
다시 도 3을 참조하면, 본 발명에 따라 전위 인가 패드들 (PAD1) 및 (PAD2)의 위치는 전체 로딩 모델에서 가급적 내부 로딩을 분산하는 방향으로 배치하여서 내부 로딩을 가장 많이 바라보게 되는 부분과 가장 작게 바라보는 부분의 차이를 최소화할 수 있는 방향에서 결정되어야 한다. 이에 따른 개선 효과를 보여주는 도 5의 도면에서 알 수 있듯이, 종래의 레이 아웃 대비 본 발명의 레이 아웃에 따른 특정 부분 (예컨대, N2 및 N3)의 인가 전위 도달 시간이 상대적으로 감소되었음을 알 수 있다.Referring again to FIG. 3, in accordance with the present invention, the positions of the potential application pads PAD1 and PAD2 are arranged in the direction of distributing the internal loading as much as possible in the full loading model, and the portion where the internal loading is most viewed. The decision should be made in such a way as to minimize the difference between small parts. As can be seen from the diagram of FIG. 5 showing the improvement effect according to this, it can be seen that the application potential arrival time of the specific portion (eg, N2 and N3) according to the layout of the present invention is relatively reduced compared to the conventional layout.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.In the above, the configuration and operation of the circuit according to the present invention are shown in accordance with the above description and drawings, but this is merely an example, and various changes and modifications can be made without departing from the spirit and scope of the present invention. Of course.
상기한 바와같이, 칩 면적의 증가 또는 번인과 같은 동작에 의해서 정상 동작에 비해서 큰 내부 로딩이 연결되는 경우 내부 전위 레벨을 외부 패드를 통해서 인가할 때 그 소요 시간을 최소화할 수 있을 뿐만 아니라, 정확한 인가 전위를 보장할 수 있다.As described above, when a large internal loading is connected to the normal operation by an operation such as an increase in chip area or burn-in, the time required for applying the internal potential level through the external pad can be minimized, The applied potential can be guaranteed.
도 1은 종래 기술에 따른 전위 인가용 패드 배치를 보여주는 레이 아웃;1 is a layout showing a pad arrangement for potential application according to the prior art;
도 2는 도 1의 패드 배치에 따른 등가 회로도;2 is an equivalent circuit diagram according to the pad arrangement of FIG. 1;
도 3은 본 발명에 따른 전위 인가용 패드 배치를 보여주는 레이 아웃;3 is a layout showing a pad arrangement for dislocation application according to the present invention;
도 4는 도 3의 패드 배치에 따른 등가 회로도;4 is an equivalent circuit diagram according to the pad arrangement of FIG. 3;
도 5는 본 발명 및 종래 기술의 전위 지연 시간을 보여주는 도면,5 shows the potential delay time of the present invention and the prior art,
*도면의 주요 부분에 대한 부호 설명* Explanation of symbols on the main parts of the drawings
R1, R2 : 내부 저항 C1, C2 : 기생 커패시턴스R1, R2: internal resistance C1, C2: parasitic capacitance
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