KR960035270A - 순서에 따르지 않고 판독 및 기입 명령을 실행하는 메모리 제어기 - Google Patents

순서에 따르지 않고 판독 및 기입 명령을 실행하는 메모리 제어기 Download PDF

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Abstract

메모리 서브시스템은 동작 랜덤 액세스 메모리(DRAMS)용 포스팅 기입 버퍼를 포함한다. 포스팅 기입 버퍼는 판독 액세스를 포스팅된 기입에 앞서 처리할 수 있는 판독 어라운드 논리를 포함한다.
포스팅 기입 버퍼로부터 데이타가 일반적인 선입선출 방식에 따라 DRAM으로 전송된다. 그러나, 페이지 모드 오퍼레이션을 이용하기 위하여 현 메모리 액세스로서 동일한 로우 어드레스를 갖는 포스팅된 기입이 다른 포스팅된 기입보다 우선 순위되어 이 포스팅된 기입이 비순서적으로 기입될 수 있다. 또한, 동일한 로우 어드레스를 갖는 포스팅된 기입을 메모리로 전송하는 것을 촉진시키기 위해 입력 판독 액세스의 어드레스와 포스팅된 기입의 어드레스를 비교하여 입력 판독 액세스를 시기적절하게 서비스한다. 개선된 기입 액세스 버퍼에 의해 포스팅된 기입을 순서없이 DRAM으로 비순서적으로 전송할 수 있다.

Description

순서에 따르지 않고 판독 및 기입 명령을 실행하는 메모리 제어기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제8도는 본 발명에 따른 메모리 제어기와 포스팅형 기입 버퍼를 합체한 메모리 서브시스템의 블럭도, 제9도는 판독 액세스 요구의 로우 어드레스 위치 및 현재의 로우 어드레스에 비교되는 포스팅된 기입의 조합에 대한 다음 액세스 어드레스 선택의 한 실시예를 도시하는 테이블.

Claims (8)

  1. 동적 랜덤 액세스 메모리(DRAM) 시스템으로서, 각각의 어드레스와 상기 어드레스에서 상기 DRAM 시스템에 기입될 관련 데이타를 갖는 다수의 기입 액세스 요구를 수신하며, 상기 기입 어드레스 각각은 로우 어드레스부와 컬럼 어드레스부를 갖는 상기 DRAM 시스템을 제어하는 메모리 제어기에 있어서, 상기 관련 데이타가 상기 DRAM 시스템에 기입될 수 있을 때까지 상기 각각의 기입 액세스 요구에 대한 상기 기입 어드레스와 상기 관련 데이타를 일시적으로 저장하는 다수의 위치를 갖는 버퍼와, 상기 다수의 기입 액세스 요구중 하나에 관련된 어드레스 및 데이타를 상기 DRAM 시스템으로의 다음 액세스로서 선택하는 액세스 순차 제어회로를 포함하며, 상기 저장된 어드레스 및 데이타는 상기 기입 액세스 요구가 수신되어지는 순서에 대응하는 순서로 상기 버퍼에서 보유되어지며, 상기 액세스 순차 제어회로는, 상기 지정된 어드레스 각각의 상기 로우 어드레스부와 현 액세스의 상기 로우 어드레스부를 비교하여 상기 현 액세스의 상기 로우 어드레스부와 동일한 각각의 로우 어드레스부를 갖는 기입 액세스 요구를 식별하는 비교기와, 상기 비교기에 응답하여 상기 식별된 기입 액세스 요구중 하나를 상기 DRAM 시스템으로의 다음 액세스로서 선택한 후 상기 현 액세스의 상기 로우 어드레스부와는 다른 로우 어드레스부를 갖는 비식별된 기입 액세스 요구를 선택하며, 비록 상기 식별된 기입 액세스 요구가 상기 식별된 기입 액세스 요구 전에 행해지더라도 상기 식별된 기입 액세스 요구중 상기 하나를 선택하는 액세스 선택 회로를 포함하는 것을 특징으로 하는 메모리 제어기.
  2. 제1항에 있어서, 상기 메모리 제어기는 로우 어드레스부와 컬럼 어드레스부를 포함하는 판독 어드레스를 갖는 판독 액세스 요구를 수신하며, 상기 비교기는 상기 판독 어드레스의 상기 로우 어드레스부를 비교하고 상기 판독 어드레스의 상기 로우 어드레스부가 상기 현 액세스의 상기 로우 어드레스부로 전송되는지를 식별하며, 상기 액세스 선택 회로는 상기 비식별된 액세스 요구를 다음 액세스로서 선택하기 전에 상기 판독 액세스 요구를 다음 액세스로서 선택하는 것을 특징으로 하는 메모리 제어기.
  3. 제2항에 있어서, 상기 비교기는 상기 판독 어드레스의 상기 컬럼 어드레스부 중 적어도 일부분을 상기 버퍼내의 상기 다수의 기입 어드레스의 상기 컬럼 어드레스부 중 대응하는 부분과 비교하는 논리를 더 포함하며, 상기 어드레스 선택 회로는 상기 판독 어드레스의 상기 로우 어드레스부가 상기 현 액세스의 상기 로우 어드레스부와 동일하며 상기 판독 어드레스의 상기 컬럼 어드레스부 중 상기 부분이 상기 식별된 기입 액세스요구의 상기 컬럼 어드레스부중 상기 대응하는 부분과 다른 경우, 임의의 기입 액세스 요구에 앞서 상기 판독 액세스 요구를 선택하는 것을 특징으로 하는 메모리 제어기.
  4. 다수의 메모리 저장 위치를 갖는 동적 랜덤 액세스 메모리(DRAM)시스템으로서, 상기 DRAM 시스템에 로우 어드레스가 인가된 후 상기 DRAM 시스템에 컬럼 어드레스가 인가됨으로써 액세스되고 액세스간에서 컬럼 어드레스만을 변경시킴으로써 동일한 로우 어드레스를 갖는 다수의 위치로의 액세스를 제공하는 상기 DRAM 시스템으로의 액세스를 제어하는 방법에 있어서, 다수의 기입 액세스 요구 각각에 대한 어드레스 및 관련 데이타를 버퍼내에 저장시키는 단계로서, 상기 다수의 액세스 요구의 각 어드레스는 로우 어드레스부 및 컬럼 어드레스부를 포함하며, 상기 각 어드레스 및 관련 데이타는 메모리 제어기가 상기 액세스 요구를 수신하는 순서로 저장되어지는 단계와, 상기 DRAM 시스템으로의 제1액세스를 제1로우 어드레스 및 제1컬럼 어드레스에서 수행하는 단계와, 상기 제1로우 어드레스부를 상기 버퍼에 저장된 액세스 요구 각각의 상기 로우 어드레스부와 비교하는 단계와, 상기 버퍼내의 적어도 하나의 액세스 요구가 상기 제1액세스의 상기 로우 어드레스부와 동일한 로우 어드레스부를 갖는 경우, 상기 제1액세스의 상기 로우 어드레스부와 동일한 로우 어드레스부를 갖는 상기 적어도 하나의 액세스 요구중 가장 먼저 수신된 액세스 요구를 상기 DRAM 시스템으로의 제2액세스로서 선택하는 단계로서, 동일한 로우 어드레스부를 갖는 상기 적어도 하나의 액세스 요구는 동일하지 않는 로우 어드레스부를 갖는 그 다음 먼저 수신된 액세스 요구 전에 선택되어지는 단계, 및 상기 버퍼내의 액세스 요구가 상기 제1액세스의 상기 로우 어드레스부와 동일한 로우 어드레스부를 갖지 않는 경우, 상기 버퍼내에서 가장 먼저 수신된 액세스 요구를 상기 제2액세스로서 선택하는 단계를 포함하는 것을 특징으로 하는 DRAM으로의 액세스 제어 방법.
  5. 제4항에 있어서, 판독 액세스 요구에 컬럼 어드레스부 중 적어도 한 비트 및 로우 어드레스부를 상기 버퍼내의 상기 다수의 기입 액세스 요구의 컬럼 어드레스부 중 대응하는 비트 및 로우 어드레스부와 비교하는 단계와, 상기 판독 액세스의 상기 로우 어드레스부가 상기 기입 액세스 요구 중 적어도 하나의 로우 어드레스부와 동일한 경우, 상기 컬럼 어드레스부 중 상기 대응하는 비트들이 다르면 동일한 로우 어드레스부를 갖는 상기 기입 액세스에 앞서 상기 판독 액세스를 수행하는 단계와, 상기 판독 액세스의 상기 컬럼 어드레스부 중 상기 적어도 한 비트가 상기 기입 액세스중 하나의 상기 컬럼 어드레부 중 상기 적어도 한 비트와 동일하면 상기 판독 액세스에 앞서 기입 액세스를 수행하는 단계를 더 포함하는 것을 특징으로 하는 DRAM으로의 액세스 제어 방법.
  6. 포스팅된 기입 요구를 갖는 동적 랜덤 액세스 메모리(DRAM)에서 상기 DRAM 시스템으로의 다음 액세스를 선택하는 방법으로서, 상기 포스팅된 기입중 적어도 하나는 상기 DRAM 시스템으로의 현 액세스의 로우 어드레스와 동일한 로우 어드레스를 갖는 저장 위치에 전송되는 어드레스를 가지며, 상기 포스팅된 기입 중 적어도 하나는 상기 현 액세스의 상기 로우 어드레스와는 다른 로우 어드레스를 갖는 저장위치로 전송되는 어드레스를 갖는 DRAM 시스템으로의 다음 액세스를 선택하는 방법에서 동일한 로우 어드레스들을 갖는 가장 먼저 수신된 기입 액세스를 다음 액세스로서 선택하고 나서, 다른 로우 어드레스를 갖는 임의의 기입 액세스를 선택하는 단계와, 기입 액세스가 로우 액세스를 갖지 않는 경우, 다른 로우 어드레스를 갖는 가장 먼저 수납된 기입 액세스를 다음 액세스로서 선택하는 단계를 포함하는 것을 특징으로 하는 DRAM 시스템으로의 다음 액세스를 선택하는 방법.
  7. 데이타가 순차로 수신될 수 있는 버퍼 회로로서, 상기 데이타가 상기 버퍼내의 다수의 위치에 저장되며 상기 데이타가 상기 버퍼 회로로부터 비순차적으로 출력될 수 있는 버퍼 회로에 있어서, 상기 다수의 위치중 다음 공백 위치를 식별하는 다음 데이타 입력을 수신하는 입력 포인터와, 상기 위치중 다음 풀(full)위치를 다음 출력원으로서 식별하는 출력 포인터와, 상기 데이터의 소정의 특성에 응답하여 상기 위치중 상기 풀위치들 중 하나를 상기 다음 출력원으로서 선택하는 우선순위 스케쥴러를 포함하여 상기 입력 포인터 및 상기 출력 포인터를 독립적으로 제어하는 포인터 제어 회로를 포함하는 것을 특징으로 한느 버퍼 회로.
  8. 제7항에 있어서, 상기 데이타는 동적 랜덤 액세스 메모리(DRAM) 시스템의 저장 위치를 식별하는 어드레스를 포함하며, 상기 데이타의 소정의 특성은 상기 어드레스의 로우 어드레스부가 상기 DRAM 시스템 중 현재 액세스되고 있는 저장 위치의 로우 어드레스부와 동일한지에 대한 비교 결과를 포함하는 것을 특징으로 하는 버퍼 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5748539A (en) * 1997-03-05 1998-05-05 Sun Microsystems, Inc. Recursive multi-channel interface
US6145065A (en) * 1997-05-02 2000-11-07 Matsushita Electric Industrial Co., Ltd. Memory access buffer and reordering apparatus using priorities
GB9719047D0 (en) 1997-09-08 1997-11-12 Sgs Thomson Microelectronics Arbitration system
AU9604698A (en) 1997-10-10 1999-05-03 Rambus Incorporated Method and apparatus for two step memory write operations
US6401167B1 (en) 1997-10-10 2002-06-04 Rambus Incorporated High performance cost optimized memory
US6038646A (en) * 1998-01-23 2000-03-14 Sun Microsystems, Inc. Method and apparatus for enforcing ordered execution of reads and writes across a memory interface
GB2348717B (en) 1999-01-11 2003-08-06 Sgs Thomson Microelectronics Data flow control circuitry
EP1026595B1 (en) * 1999-01-11 2008-07-23 STMicroelectronics Limited Memory interface device and method for accessing memories
KR100287188B1 (ko) * 1999-04-06 2001-04-16 윤종용 데이터 처리속도 및 데이터 입출력핀의 효율을 향상시킬 수 있는 반도체 메모리장치 및 이의 독출기입 제어방법
EA001895B1 (ru) * 2001-02-15 2001-10-22 Лев Лазаревич Матвеев Способ получения, обработки и хранения ссылок на информационные источники, списков ссылок и полных копий информационных источников
US20040054877A1 (en) 2001-10-29 2004-03-18 Macy William W. Method and apparatus for shuffling data
US7469316B2 (en) 2003-02-10 2008-12-23 Intel Corporation Buffered writes and memory page control
AU2003900733A0 (en) * 2003-02-19 2003-03-06 Canon Kabushiki Kaisha Dynamic Reordering of Memory Requests
US7237074B2 (en) * 2003-06-13 2007-06-26 Sandisk Corporation Tracking cells for a memory system
US7076611B2 (en) * 2003-08-01 2006-07-11 Microsoft Corporation System and method for managing objects stored in a cache
US7484045B2 (en) 2004-03-30 2009-01-27 Intel Corporation Store performance in strongly-ordered microprocessor architecture
US20060112240A1 (en) * 2004-11-24 2006-05-25 Walker Robert M Priority scheme for executing commands in memories
US20070005868A1 (en) * 2005-06-30 2007-01-04 Osborne Randy B Method, apparatus and system for posted write buffer for memory with unidirectional full duplex interface
US9262326B2 (en) 2006-08-14 2016-02-16 Qualcomm Incorporated Method and apparatus to enable the cooperative signaling of a shared bus interrupt in a multi-rank memory subsystem
CN101299326B (zh) * 2007-05-14 2010-05-26 深圳艾科创新微电子有限公司 一种图形显示***中变长显存预读***及方法
US7890668B2 (en) * 2008-02-14 2011-02-15 International Business Machines Corporation Providing indirect data addressing in an input/output processing system where the indirect data address list is non-contiguous
US7848144B2 (en) * 2008-06-16 2010-12-07 Sandisk Corporation Reverse order page writing in flash memories
US20140219021A1 (en) * 2013-02-07 2014-08-07 Seagate Technology Llc Data protection for unexpected power loss
CN102945213B (zh) * 2012-09-24 2016-08-10 无锡众志和达数据计算股份有限公司 一种基于fpga的乱序内存控制器及其实现方法
US9021228B2 (en) 2013-02-01 2015-04-28 International Business Machines Corporation Managing out-of-order memory command execution from multiple queues while maintaining data coherency

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5727477A (en) * 1980-07-23 1982-02-13 Nec Corp Memory circuit
JPS59136859A (ja) * 1983-01-27 1984-08-06 Nec Corp バツフア制御装置
JP2714944B2 (ja) * 1987-08-05 1998-02-16 三菱電機株式会社 半導体記憶装置
US5335336A (en) * 1988-03-28 1994-08-02 Hitachi, Ltd. Memory device having refresh mode returning previous page address for resumed page mode
US5034917A (en) * 1988-05-26 1991-07-23 Bland Patrick M Computer system including a page mode memory with decreased access time and method of operation thereof
JP3255908B2 (ja) * 1988-06-30 2002-02-12 エルジー・セミコン・カンパニー・リミテッド メモリー制御ユニット
US5022004A (en) * 1988-10-28 1991-06-04 Apollo Computer, Inc. Method and apparatus for DRAM memory performance enhancement
US5072420A (en) * 1989-03-16 1991-12-10 Western Digital Corporation FIFO control architecture and method for buffer memory access arbitration
US5206834A (en) * 1989-10-14 1993-04-27 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device performing last in-first out operation and the method for controlling the same
JP2777247B2 (ja) * 1990-01-16 1998-07-16 三菱電機株式会社 半導体記憶装置およびキャッシュシステム
US5278967A (en) * 1990-08-31 1994-01-11 International Business Machines Corporation System for providing gapless data transfer from page-mode dynamic random access memories
US5325499A (en) * 1990-09-28 1994-06-28 Tandon Corporation Computer system including a write protection circuit for preventing illegal write operations and a write poster with improved memory
US5265236A (en) * 1990-11-29 1993-11-23 Sun Microsystems, Inc. Method and apparatus for increasing the speed of memory access in a virtual memory system having fast page mode
US5247643A (en) * 1991-01-08 1993-09-21 Ast Research, Inc. Memory control circuit for optimizing copy back/line fill operation in a copy back cache system
US5485589A (en) * 1991-12-31 1996-01-16 Dell Usa, L.P. Predictive addressing architecture
US5247355A (en) * 1992-06-11 1993-09-21 Northwest Starscan Limited Partnership Gridlocked method and system for video motion compensation
US5388247A (en) * 1993-05-14 1995-02-07 Digital Equipment Corporation History buffer control to reduce unnecessary allocations in a memory stream buffer
US5524220A (en) * 1994-08-31 1996-06-04 Vlsi Technology, Inc. Memory subsystems having look-ahead instruction prefetch buffers and intelligent posted write buffers for increasing the throughput of digital computer systems
US5487049A (en) * 1994-11-23 1996-01-23 Samsung Semiconductor, Inc. Page-in, burst-out FIFO

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Publication number Publication date
EP0838057A4 (en) 2000-05-10
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CN1088215C (zh) 2002-07-24
DE69625486D1 (de) 2003-01-30
AU693668B2 (en) 1998-07-02
TW388982B (en) 2000-05-01
CN1180430A (zh) 1998-04-29
JPH0955081A (ja) 1997-02-25
EP0838057A1 (en) 1998-04-29
AU5039896A (en) 1996-10-10
WO1996030838A1 (en) 1996-10-03
RU2157562C2 (ru) 2000-10-10
EP0838057B1 (en) 2002-12-18

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