KR960032906A - 계수화된 기호를 발생하는 인코더 - Google Patents

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Abstract

본 발명은 멀티레벨 인코딩에 의해 기호를 효율적으로 인코딩하며, 에러에 보다 민감한 기호의 구성요소가 에러에 덜 민감한 기호의 구성요소보다 견고하게 인코드되도록 하는 방법 및 장치에 관한 것이다. 기호의 비2진 좌표(non-binary constellation)는 멀티레벨 인코더와 조합된 부분 비트 속도 변환기(fractional bit rate converter)에 의해 처리되어 효과적이고 효율적인 기호의 좌표를 생성한다. 예시적으로, 디지털 테이타는 기호의 세트에 인코드되고 됨으로써, 기호중 두개의 최하위 비트가 멀티레벨 코드에 의해 인코드된다. 최하위 비트에 에러가 보다 많을 것이라는 사실에 의해 최하위 비트는 다음의 최하위 비트의 코드보다 견고한 코드에 의해 인코드된다. 최상위 비트는 평균 전력과 같은 기호 좌표의 선택된 모습을 최적화하는 부분 비트 속도 맵퍼의 도움을 받아 맵된다.

Description

계수화된 기호를 발생하는 인코더
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제11도는 계속해서 다른 인코딩 장치를 도시하는 도면,
제12도는 인코더(31)에 의해 인코드된 신호를 디코딩하는 흐름도를 도시한 도면,
제13도는 인코더(31 및 32)와 연관된 디코딩을 조합하고 전송된 신호의 추정을 전개하는 디코더의 블럭도.

Claims (22)

  1. 인가된 디지탈 신호에 응답하여 계수화된 기호를 발생하는 인코더에 있어서, 상기 인가된 신호의 모든 B 비트에 응답하여 C 비트를 포함하는 상위 비트의 L 세트를 발생하는 맵퍼와; 상기 인가된 신호의 비트에 응답하여 A 비트를 포함하는 하위 비트의 세트를 발생하는 인코딩 수단을 포함하되, 상기 A, B, L 및 C는 정수, B/L은 혼합 분수이고; 상기 하위 비트 세트는 사전선택 에러 정정 방안에 적합하며; A 비트의 하위 비트 세트와 C 비트의 최상위 비트 세트의 연결이 상기 기호의 하나를 형성하고, 상기 C 비트는 상기 기호의 비트 보다 상위 비트를 형성하며 상기 A 비트는 상기 기호의 하위 비트를 형성하는 계수화된 기호를 발생하는 인코더.
  2. 제1항에 있어서, 상기 에러 정정 코드는 블럭 코드인 계수화된 기호를 발생하는 인코더.
  3. 제1항에 있어서, 상기 에러 정정 코드는 컨벌루션 코드인 계수화된 기호를 발생하는 인코더.
  4. 제1항에 있어서, 상기 코딩 수단은 : 상기 인가된 신호의 비트에 응답하여 상기 기호의 최하위 비트를 발생하는 제1코딩 단계와; 상기 인가된 신호의 비트에 응답하여 상기 기호의 다음 최하위 비트를 발생하는 제2코딩 단계를 포함하는 계수화된 기호를 발생하는 인코더.
  5. 제1항에 있어서, 상기 코딩 수단은 : 상기 인가된 신호의 비트에 응답하여 제1사전선택 에러 정정 코드에 적합한 상기 기호의 최하위 비트를 발생하는 제1코딩 단계와; 상기 인가된 신호의 비트에 응답하여 제2사전선택 에러 정정 코드에 적합한 기호의 상기 다음 최하위 비트를 발생하는 제2코딩 단계를 포함하는 계수화된 기호를 발생하는 인코더.
  6. 제5항에 있어서, 상기 제1사전선택 에러 정정 코드는 제2사전선택 에러 정정 코드와 다른 계수화된 기호를 발생하는 인코더.
  7. 제5항에 있어서, 상기 제1사전선택 에러 정정 코드는 제2에러 사전선택 에러 정정 코드보다 에러 정정이 뛰어난 계수화된 기호를 발생하는 인코더.
  8. 제1항에 있어서, 상기 코딩 수단은 : 상기 인가된 신호의 비트에 응답하여 제1사전선택 에러 정정 코드에 적합한 상기 기호의 최하위 비트를 포함하는 비트의 그룹을 발생하는 제1코딩 단계와; 상기 인가된 신호의 비트에 응답하여 상기 기호의 비트의 상기 중간 그룹인 상기 기호의 상기 최하위 비트와 상기 기호의 상기 최상위 비트 사이에 존재하는 상기 기호의 비트를 포함하는 제2사전선택 에러 정정 코드에 적합한 상기 기호의 비트의 중간 그룹을 발생하는 제2코딩 단계를 포함하는 계수화된 기호를 발생하는 인코더.
  9. 제1항에 있어서, 상기 코딩 수단은 : 상기 인가된 신호의 비트에 응답하여 제1사전선택 에러 정정 코드에 적합한 비트의 그룹(D)을 발생하는 제1코딩 단계와; 상기 인가된 신호의 비트에 응답하여 제2사전선택 에러 정정 코드에 적합한 상기 기호의 비트의 중간 그룹(E)을 발생하는 제2코딩 단계를 포함하되, 상기 기호의 각각은 상기 맵퍼로부터의 C비트가 각 기호의 최상위 비트를 포함하는 상기 맵퍼로부터의 상위 비트의 세트의 C 비트와 그룹(E 및 D의 순서대로)으로부터의 상기 비트의 연결인 계수화된 기호를 발생하는 인코더.
  10. 제1항에 있어서, 상기 코딩 수단은; 상기 인가된 신호의 비트에 응답하여 제1사전선택 에러 정정 코드에 적합한 비트의 그룹(D)을 발생하는 제1코딩 단계와; 상기 인가된 신호의 비트에 응답하여 제2사전선택 에러 정정 코드에 적합한 상기 기호의 비트의 중간 그룹(E)을 발생하는 제2코딩 수단과; 상기 인가된 신호의 사전선택된 코드되지 않은 비코드 비트와 맵되지 않은 비트로부터 그룹(F)을 발생하는 수단과; 상기 그룹(D, E 및 F)으로부터 기호 및 상기 맵퍼로부터 상기 C 비트를 형성하는 수단을 포함하되, 상기 기호의 각각은 상기 맵퍼로부터의 상위 비트의 세트의 C 비트와 그룹(F, E 및 D의 순서대로)로부터의 상기 비트의 연결이고, 상기 맵퍼의 상기 C 비트를 각 기호의 최상위 비트를 포함하는 계수화된 기호를 발생하는 인코더.
  11. 제1항에 있어서, 상기 맵퍼에 의해 활용되는 비트와 상기 인코딩 수단에 의해 활용되는 비트는 상호 배타적인 계수화된 기호를 발생하는 인코더.
  12. 제1항에 있어서, 상기 코딩 수단은 멀티-레벨 코딩을 수행하는 계수화된 기호를 발생하는 인코더.
  13. 제1항에 있어서, 상기 코딩 수단은 멀티-레벨 코딩을 수행하여 비트의 세트(A)를 생성하고, 각각의 세트(A)는 두개의 서브세트를 포함하며, 상기 서브세트중 하나는 제1사전선택 에러 정정 코드에 적합하고, 상기 서브세트의 나머지 하나는 인코드되지 않는 계수화된 기호를 발생하는 인코더.
  14. 제1항에 있어서, 상기 코딩 수단은 멀티-레벨 코딩을 수행하여 비트의 세트(A)를 생성하고, 각각의 세트(A)는 두개의 서브세트를 포함하며, 상기 서브세트중 하나는 제1사전선택 에러 정정 코드에 적합하고, 상기 서브세트의 나머지 하나는 제2사전선택 에러 정정 코드에 적합한 계수화된 기호를 발생하는 인코더.
  15. 제14항에 있어서, 상기 제1사전선택 에러 정정 코드는 블럭 코드이고, 상기 제2사전선택 에러 정정 코드는 패리티 코드인 계수화된 기호를 발생하는 인코더.
  16. 제14항에 있어서, 상기 제1사전선택 에러 정정 코드는 컨벌루션 코드이고, 상기 제2사전선택 에러 정정 코드는 패리티 코드인 계수화된 기호를 발생하는 인코더.
  17. 제14항에 있어서, 상기 제1사전선택 에러 정정 코드는 컨벌루션 코드이고, 상기 제2사전선택 에러 정정 코드는 블럭 코드인 계수화된 기호를 발생하는 인코더.
  18. 제11항에 있어서, 상기 코딩 수단은 멀티-레벨 코딩을 수행하여 비트의 세트(A)를 생성하고, 각각의 세트(A)는 세개의 서브세트를 포함하며, 상기 서브세트중 하나는 제1사전선택 에러 정정 코드에 적합하고, 상기 서브세트의 다른 하나는 제2사전선택 에러 정정 코드에 적합하며, 상기 서브세트의 제3서브세트는 코드되지 않는 계수화된 기호를 발생하는 인코더.
  19. 제1항에 있어서, 상기 맵퍼는 상기 기호로부터 발생된 신호의 평균 전력을 최소화하는 기호의 알파벳을 포함하는 계수화된 기호를 발생하는 인코더.
  20. 인가된 디지탈 신호에 응답하여 계수화된 기호를 발생하는 인코더에 있어서, 상기 인가된 신호의 모든 B 비트에 응답하여 C 비트를 포함하는 상위 비트의 L 세트를 발생하는 맵퍼와; 상기 인가된 신호의 비트에 응답하여 A 비트를 포함하는 하위 비트의 세트를 발생하는 인코딩 수단을 포함하되, 상기 A, B, L 및 C는 정수, B/L은 혼합 분수이고, 상기 맵퍼는 상기 기호로부터 발생된 신호의 평균 전력을 최소화하는 기호의 알파벳을 포함하고, 상기 하위 비트 세트는 인코드되지 않으며, A 비트의 하위 비트 세트와 C 비트의 최상위 비트 세트의 연결이 상기 기호의 하나를 형성하고, 상기 C 비트는 상기 기호의 비트보다 상위 비트를 형성하며 상기 A 비트는 상기 기호의 하위 비트를 형성하는 계수화된 기호를 발생하는 인코더.
  21. 제1항에 있어서, 상기 맵퍼는 주어진 최대 평균 전력의 제한내에서 커다란 전력 요구를 갖는 신호에 대응하는 기호의 수를 최대화하는 기호의 알파벳을 포함하는 계수화된 기호를 발생하는 인코더.
  22. 제1항에 있어서, 상기 맵퍼는 에러 방지를 위해 용장성을 필요로 하는 기호의 수를 최소화 하는 기호의 알파벳을 포함하는 계수화된 기호를 발생하는 인코더.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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