KR960026875A - 칩형 고상 전해 캐패시터와 그 제조 방법 - Google Patents

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Abstract

칩형 고상 전해 캐패시터는 돌출 양극 리드가 양극 부재에 대하여 제공되지 않은 구조를 갖는다. 이 고상 전해 캐패시터는, 플로로 수지등의 전기 절연 수지가 다공성 전극 부재의 단부면에 이식되어 절연수지 이식부를 형성하고, 전극 리드 부재가 절연 수지 이식부에서 양극 부재에 연결되어 제조된다. 양극성산화막, 고상전해층 및 음극층은 양극 부재에 연속하여 형성되고, 전기 절연 외부 패키지가 가해져 전극 리드 부재가 장착된 면에 대향하는 양극 부재의 면에 있는 음극층이 노출된다. 전극 리드 부재가 제거되고 난후, 양극 외부 전극층은 절연 수지 이식부에 형성되고, 음극층에 전기적으로 연결되는 음극 외부 전극층은 양극 외부 전극층에 대향하는 양극 부재의 단부면에 형성된다.

Description

칩형 고상 전해 캐패시터와 그 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 칩형 고상 전해 캐패시터의 측면 단면도.

Claims (17)

  1. 칩형 고상 전해 캐패시터에 있어서, 밸브 금속으로 이루어진 다공성 양극 부재와, 양극 부재상에 형성된 산화막층과, 전도성 물질로 이루어진 음극층과, 산화막층과 음극층 사이에서 유지되는 고상 전해층과, 양극 부재의 한 쌍의 단부면상에 위치하고 음극층에 전기적으로 연결되는 음극 외부 전극층과, 양극 외부 전극층과 음극 외부 전극층이 형성되지 않아 서로로부터 양 외부 전극층이 고립되는 영역을 커버하는 외부 패캐징 수지층을 구비하고, 상기 양극 부재의 한 단부면은 전기 절연 수지가 양극 부재에 이식되어 있는 절연 수지 이식부를 가지며, 양극 부재와 양극 외부 전극층은 절연 수지 이식부에서 서로 전기적으로 연결되는 것을 특징으로 하는 칩형 고상 전해 캐패시터.
  2. 제1항에 있어서, 상기 양극 부재와 양극 외부 전극층은 판금층에 의해 서로 연결되는 것을 특징으로 하는 칩형 고상 전해 캐패시터.
  3. 제1항에 있어서, 상기 전기 절연 수지는 방수 수지인 것을 특징으로 하는 칩형 고상 전해 캐패시터.
  4. 제3항에 있어서, 상기 양극 부재와 양극 외부 전극층은 판금층에 의해 서로 연결되는 것을 특징으로 하는 칩형 고상 전해 캐패시터.
  5. 제2항에 있어서, 상기 전기 절연 수지는 플로로 수지인 것을 특징으로 하는 칩형 고상 전해 캐패시터.
  6. 제4항에 있어서, 상기 음극층과 음극 외부 전극층은 다른 판금층에 의해 서로 연결되는 것을 특징으로 하는 칩형 고상 전해 캐패시터.
  7. 제1항에 있어서, 상기 고상전해층은 마그네스 디옥사이드로 형성되는 것을 특징으로 하는 칩형 고상 전해 캐패시터
  8. 제1항에 있어서, 상기 고상 전해층은 전도성 폴리머 물질로 형성되는 것을 특징으로 하는 칩형 고상 전해 캐패시터.
  9. 칩형 고상 전해 캐패시터 제조방법에 있어서, 절연 수지 이식부를 형성하기 위해서 밸브 금속으로 만들어진 다공성 전극 부재의 단부면 내에 전기 절연 수지를 이식시키는 단계와, 절연 수지 이식부가 형성된 영역에서 전극 리드 부재와 양극 부재를 서로 전기적으로 연결시키는 단계와, 양극성 산화에 의해 양극 부재에 산화막층을 형성하는 단계와, 산화막층에 고상 전해층과 음극층을 연속하여 형성하는 단계와, 전극 리드 부재가 장착된 표면에 대향하는 양극 부재의 단면상의 음극층이 노출되도록 전기 절연 외부 패캐지를 형성하는 단계와, 전극 리드 부재를 제거하고, 전극 리드 부재가 제거된 위치에 대응하는 양극 부재의 단부면상에 양극 외부 전극층을 형성하고, 양극 외부 전극층에 대향하는 양극 부재의 단부면상에, 전기적으로 음극층에 연결되는 음극 외부전극층을 형성하는 단계를 포함하는 것을 특징으로 하는 칩형 고상 전해 캐패시터 제조방법.
  10. 제9항에 있어서, 상기 전극 리드 부재는 클림핑 또는 솔더링 방법에 의해 양극 부재에 연결되는 것을 특징으로 하는 칩형 고상 전해 캐패시터 제조방법.
  11. 제9항에 있어서, 상기 전기 절연 수지는 방수 수지인 것을 특징으로 하는 칩형 고상 전해 캐패시터 제조방법.
  12. 제11항에 있어서, 상기 전극 리드 부재는 클림핑 또는 솔더링 방법에 의해 양극 부재에 연결되는 것을 특징으로 하는 칩형 고상 전해 캐패시터제조방법.
  13. 제11항에 있어서, 상기 전기 절연 수지는 플로로 수지인 것을 특징으로 하는 칩형 고상 전해 캐패시터 제조 방법.
  14. 제13항에 있어서, 상기 고상 전해층은 열적 복합에 의해서 마그네스 디옥사이드층을 증착시켜 형성되는 것을 특징으로 하는 칩형 고상 전해 캐패시터 제조방법.
  15. 제9항에 있어서, 상기 고상 전해층은 전도성 폴리머 물질로 형성되는 것을 특징으로 하는 칩형 고상 전해 캐패시터 제조방법.
  16. 제15항에 있어서, 상기 전극 리드 부재가 제거되고 난후, 전극 리드 부재가 제거된 위치 근처에 있는 고상 전해체에 절연 공정을 행하는 것을 특징으로 하는 칩형 고상 전해 캐패시터 제조방법.
  17. 제9항에 있어서, 상기 양극 외부 전극층은 판금층에 의해 양극 부재에 형성되는것을 특징으로 하는 칩형 고상 전해 캐패시터 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950048545A 1994-12-12 1995-12-12 칩형 고체 전해 캐패시터와 그 제조 방법 KR100232023B1 (ko)

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